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標題: supply clamp and I/O clamp ESD [打印本頁]
作者: ywliaob    時間: 2007-8-1 02:36 PM
標題: supply clamp and I/O clamp ESD
Supply clamp ESD need to  consider both holding and trigger voltage
6 Z% ~4 V; ?) eI/O device clamp ESD need to consider only tyigger voltage
7 w! ~6 g# ?# W& A) C
% v' m; f8 P! A' A1 ?請問這是為什麼?有誰願意解釋一下
/ F5 {+ }6 s2 _7 a3 P感激不盡
作者: m851055    時間: 2007-8-1 09:10 PM
I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage
作者: ywliaob    時間: 2007-8-13 03:26 PM
謝謝你的解答 總算瞭解囉∼∼
$ V, p$ z8 e* p" l+ n1 N: B再請教一下2 g" \& Z0 E- y2 ^8 h+ U! ]* d
假如已經有對VSS與VDD的ESD 保護電路. l# P6 m; g/ u: ^9 e" C) A5 F
還要需power clamp電路嗎???
作者: skyboy    時間: 2007-8-22 09:16 PM
您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
7 \$ m. H7 `: i: b4 ^# E& C" G裡做這個 device??5 |$ \3 B6 I3 a' M6 x$ X
( K1 q# y' q8 b( f* [8 P
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要6 ?) c( s" I' A8 O9 X: v
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
( E/ a. }  s* z" j& C8 _可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度 1 c6 m5 L8 K1 R$ u* U
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,3 T- ~; g, `6 Z# b/ j
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
- p* e: x( i2 c3 k4 m& ?; f
% c- \7 m+ Q' c6 [/ @9 E寫了一堆, 不知道是不是您要問的問題...
作者: ywliaob    時間: 2007-8-28 12:08 PM
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
  T. C* j. g5 C8 ^" {8 W% T, b; l經過你的解釋總算比較清楚~~
, ^  P% T- _2 I. V8 c1 w: o感恩~~
作者: scy8080    時間: 2008-3-13 06:08 PM
原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
. z$ `5 j5 M' W/ x# t: m* _1 C8 K" X% afoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
0 g  r) O! ~$ B$ B$ z2 q, d經過你的解釋總算比較清楚~~$ J, x/ w  n* b+ e* I
感恩~~
, ]. M, _9 x* s- L" |6 T
0 h1 Y8 ]7 k; O- U4 A+ J

7 D6 O/ I, ~4 Q: M如果fab没有相关的designrule,经验值是多少？
作者: odim    時間: 2008-3-20 09:56 PM
foundry的guideline基本上是1000um放一個,2 n; G4 E' f; L- [; Z
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
+ [0 N$ A/ J% s" ?: A而更先進的製程進一步規定需小於1 Ohm.
作者: ritafung    時間: 2008-4-12 01:10 AM
請問你們使用哪一種類型的I/O cell設計?
/ ^7 \, u1 n) Y, H5 C3 W: N0 N% l4 `+ x% b- a! I
1) Local cell (PDIO + NDIO) + RC trigger clamp3 E( d" Z7 j1 I. u! c
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp. Y: x7 F1 K, c
3) Purely GGNMOS) z1 n- B4 v7 X4 q: `- n
7 A8 r9 L9 `# [+ S7 x% h% F
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.
作者: cthsu1    時間: 2008-9-8 11:15 PM
標題: 回復 8# 的帖子
看是哪一家製程9 n( s2 U+ ^3 R5 u
RC設計大於 100ns 小於 1us 即可) T" f: U' c8 _/ g0 l
4kV 的話  NMOS 要化大一些
作者: semico_ljj    時間: 2008-10-23 09:54 AM
原帖由 odim 於 2008-3-20 09:56 PM 發表 9 M/ g" I& V6 r: P6 T
foundry的guideline基本上是1000um放一個,
, g) u/ }. L5 d0 U) G1 v5 T  t實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
+ t7 C, V; F% G8 n- ]7 Y, y( s+ ]7 [而更先進的製程進一步規定需小於1 Ohm.
. u5 d9 p$ w- x: j' T' K
& Y* N/ }! y) }& o& `. R
这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！
作者: semico_ljj    時間: 2008-10-23 10:00 AM
原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
7 o) n4 z0 J* |, ]看是哪一家製程) [! C7 ~, C0 c& K* {; W5 u1 i/ P
RC設計大於 100ns 小於 1us 即可
) a, U/ j0 o3 S5 L7 x4kV 的話  NMOS 要化大一些
/ J& _- e5 y  ]; [! T8 p
0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………
作者: ritafung    時間: 2008-10-23 12:20 PM
我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難.../ P4 U' i2 F6 |$ w" {4 F
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~
作者: semico_ljj    時間: 2008-10-30 02:55 PM
0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！



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