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標題: PLL output頻率如何才算settle? [打印本頁]
作者: jackrabbit    時間: 2007-7-24 11:05 AM
標題: PLL output頻率如何才算settle?
小弟是做PLL的新手, 最近用spectre run simulation時遇到問題
# k5 u2 I# J( w我用的架構是charge pump PLL + 二階filter1 [( v7 q' a9 T7 b( a3 ~) i: ^7 o
當看時間對頻率的圖時, zoom-out看會lock在一直線
! m8 A7 s$ {6 f但是zoom-in之後, 會看到其實不是一直線, 而是有點像sinwave的ringing
3 U. v' {% c8 I3 Samplitude相對average value很小(大概在ppm級了), 但是相當穩定, 並沒有再繼續變小的趨勢, I" V3 I. }7 o) L/ p% v
reference freq. 在1.2MHz, 所以不像是reference spur, 感覺像damping
+ P% ~2 k& i# Y* P+ `. d% T(dft算的頻率44KHz, 用liner model算出來的natural freq. ~33KHz)& o& C2 f; r8 J3 j
同樣的現象在VCO control 電壓上也看的到
. M$ B! f  X' ]$ Q/ C- ]; F% F( y我想問的是, 這樣的現象是正常嗎?0 S0 G* c+ o3 ^- ]# R
PLL output lock該如何定義呢?
4 k) @( j% g6 e! [- h" g# R. s& @4 t也是像close-loop OP做slewing一樣, settle到final value的幾percent之內就算OK了嗎??+ m+ _1 l1 g7 M7 _
煩請各位高手指點迷津, 感謝!!
作者: adele    時間: 2007-7-24 12:02 PM
lock住的时候，是会出现那样的波纹的。5 @- ?5 f7 B3 E# }; o" Y: f
理解是：你是否在charge pump里面加了一些delay,来消除dead zone影响.
# D9 u9 j* t2 D' N如果是,那就是正常现象了吧.
作者: monkeybad    時間: 2007-7-24 01:33 PM
振幅若是已經在PPM級的話 那樣算是很小 屬於正常現象了
- w5 e5 \7 R$ k4 e) b控制電壓這麼小的振幅對VCO而言影響已經不大& N+ K  [  z. v4 ~) O& z
所以你的模擬應該算是OK的囉!- j$ d" O' l4 u* q
如同adele兄所說的+ P( v1 g. E5 ~* {6 g7 K
會有紋波應該是你的PFD裡面有一些delay cell用來消除dead zone的$ R' m1 Y+ J4 X8 v) k5 O
另外因為畢竟是實際電路 控制Charge Pump充放電的時間不會完全同步 而且上下兩個電流源也不會完全一樣* G$ T1 {# O# ?1 m, X' s
所以會造成控制電壓有一些小的紋波
7 x6 B2 d. A; |6 _) J" y
. v9 t* ?( y' [; H; E# n# YPLL Lock跟做OP slewing差不多 你看控制電壓settle到一個電壓值 然後穩定了以後 就算LOCK住了
( P* ^8 l1 M) r) D' b% M% A$ g
. W7 U$ d, Q/ s! j[ 本帖最後由 monkeybad 於 2007-7-24 01:39 PM 編輯 ]
作者: macrohan    時間: 2007-7-24 09:26 PM
如果幅度很大，是什么原因？ 我仿真PLL行为模型，VCO、PFD、CP、LPF是实际电路，Divider用verilog－A替代，锁定时候波纹比较大，感觉VCO的信号泄漏到LPF的输出端了，请这方面有经验的指点一下该注意什么？
作者: monkeybad    時間: 2007-7-25 10:56 AM
紋波大是大到什麼程度呢?
4 G, ~0 t0 I, x( _7 F% U( @% u( y
- v: V4 y2 a) m0 ?就我的經驗來講
/ }: o/ B( @: Z: ], S- I
2 d6 d. o) ?, d也許你把LPF的電容加大 或是減少CP的電流也許會改善( b$ F+ D# ?# Y5 f: U; V( Z
( U# l+ @  w, J
之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會那嚴重 + C/ t- f7 ~+ [6 S" V7 s: t
有漏電流就會看到控制電壓鎖不住 上下震盪幅度很大
作者: jackrabbit    時間: 2007-7-26 10:37 AM
標題: 回復 #3 monkeybad 的帖子
感謝% O# Z- [) u/ L. J) b4 m
這樣小弟就放心了!!
' ^: k8 x6 a+ l$ g5 z  w電路裡中的確是有動一些手腳來消deadzone
  N$ T1 o" @$ j) i0 x# I) G% y
- y0 t$ f6 N6 }* K7 u4 }0 g; D但, 能否再請教為什麼加了delay cell會造成波紋呢?
- |1 s# k/ T7 ?  R2 Q就我原本的理解是, 因為有deadzone會累積phase offset, 所以每隔一陣子會重新lock一次- T$ i' D8 g8 o9 q4 h
這樣子VCO的control電壓上是會有ripple沒錯; f* i1 V) t4 Q- ]  [# k
原本認為把deadzone消掉應該就不會有這個問題了(或是至少可以變小很多~)
' N; O" G5 q5 h5 {9 \4 Q但是就幾位大大的回答, 似乎是加了delay cell去消deadzone也會造成波紋?
4 n& N# T! S& N& W9 {能否再解釋一下其中的道理??
" f! ^: l1 t' i+ ?: @/ S感激不盡!
作者: monkeybad    時間: 2007-7-26 12:05 PM
我的看法是
: @& f$ G* n- Q# a% U* _有沒有加delay cell都還是會有紋波
7 o/ y  W! l, `+ h; c% n要完全沒有紋波 除非是理想的狀態
' s2 Z+ T9 G4 V) L' }鎖定後 PFD為理想電路 產生控制CP的充放電開關信號完全同步 而且充放電的時間都一樣 另外充放電兩個電流源電流也完全一樣
$ t+ u2 U2 \5 W& ~; [8 V3 x; o電容上面的電荷也不會漏掉 控制電壓才有可能保持固定沒有紋波
- V" K8 F$ K! q. x, x) M9 n$ |因為我們用的是實際的電路 一定會有誤差的! |) J9 ]5 j" D& V0 ^; ~

0 E5 R$ ]' _9 z' r) f2 _6 b那加上delay cell好處就是可以消除dead zone& R) b8 Z: r9 N
至於產生的紋波 有沒有加都會有這個現象 - k& R& e. @& Y
那假如沒有加delay cell 造成phase shift 對PLL jitter影響 比起非理想效應造成的影響 應該更大才對
' ^" F  ~/ X4 v* R而且非理想效應造成的紋波可以透過電路設計去減低 例如想辦法把CP充放電電流源平衡 PFD控制信號做成同步等等% ?' v$ F7 s2 F9 c$ l! G6 ]
那要消掉dead zone 目前所知道的就是加delay cell
作者: fcchang    時間: 2008-7-28 08:48 AM
我的經驗是
6 \7 k+ E  [' ~" a$ L' A你的擺輻大小同時也跟你選擇的phase detect有關系  C$ c9 B4 @) H) J
有些phase detect即使鎖定也會造成較大的波動
) G5 r1 x( U$ ?7 X1 b6 z2 X有些則相對上小很多; q8 U! ~, `$ U  B% R, [# j
看是linear 還是bang bang都有關系
作者: yoyo20701    時間: 2008-10-4 12:00 AM
嗯~~~多謝大大的講解喔~~~小弟大概懂一些囉~~~~~~~~~~謝謝
作者: semico_ljj    時間: 2008-10-29 08:15 PM
最近接触PLL了，感觉到比较难，呵呵！努力中
作者: macrohan    時間: 2008-10-30 12:42 AM
这个波纹比如有10mV呢，但是波纹的频率是两倍VCO频率，也就是VCO的偶次谐波由于
; U& J1 C  W  V$ z' {& L5 K' t可变电容的非线性反向泄漏到了控制端，如果做整个LL系统的仿真一定会看到这个现象，
4 b; T; m, Z# C: f) L( ]我想这个高频的波纹是可以忽略的。低频的波纹会造成相位积累。
6 l8 g4 n* T+ I0 V2 E3 `) v  K- ~大家一起探讨一下！8 G" Q9 f) g- E" i+ G; P+ C0 K

) i% l0 v+ |3 o! ^* i- `8 V$ w& A
原帖由 monkeybad 於 2007-7-25 10:56 AM 發表 5 F8 G, C1 I; e; @0 b) p& U9 [8 Y
紋波大是大到什麼程度呢?
3 H" x: ?1 [& C  N, R0 F. {
" M  q! I$ k% {7 R. I0 ~就我的經驗來講
4 _/ E4 `+ _1 q+ O, W5 {& i" X4 h8 n7 r) @! O8 w0 d3 b" Z2 C
也許你把LPF的電容加大 或是減少CP的電流也許會改善
9 o' `5 D) x' e- o, h* a" u* g6 P6 ^2 L! i5 q. Z% d* _$ A
之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會 ...
作者: bluecolin    時間: 2008-11-18 02:43 PM
應該是正常的  要看你鎖定的範圍要給多少  
0 s$ C  e+ P1 s小於1%我覺得應該就算是鎖定了
作者: 賴永諭    時間: 2008-11-24 10:52 AM
motorola Application 說: ]  d8 @- o! x- k4 x
穩態的5%以內算settling time
作者: lee1207    時間: 2009-1-3 09:28 PM
身為雜魚的我~只好多看多學點~
作者: quantum    時間: 2009-1-5 09:46 AM
个人的理解是： 任何动态反馈系统都会存在输出波纹的。因为反馈都是滞后的，只有输出偏离理想值后才能反馈才能起作用，因而纠正输出偏离使之往理想值靠拢，从而输出会出现在理想值附近的波动。2 S, Y0 X+ T: J( J, q

9 g5 m7 b* K% s/ n& D: \5 t小弟没有实际的PLL经验，但是最近调了一个Duty cycle corrector电路，也是反馈问题，我的经验是：如果单位输出偏离所对应的反馈输入越大（对应环路增益大，相位裕度小），则输出的波纹越大，但是锁定时间变短；反之如果单位输出偏离所对应的反馈输入越小，则输出的波纹小，但锁定时间变长；这一点可以对比OP的静态反馈回路来理解。
# F5 W6 q. C7 |$ X. I7 {  V$ Z. U
据此理解的话，4楼所说的波纹大的问题，是否可以通过减小环路增益来解决，也就是减小PFD到CP输出的增益。$ O. v4 \2 Z) W) M: S7 ^; y
- o! E! i+ x. c# i0 {3 G4 h
欢迎指正！
作者: frankiejiang    時間: 2009-3-5 03:40 AM
標題: 回復 15# 的帖子
说的没错 其实减小PFD到CP输出的增益就是减小CP的充电电流  i) ^) Q2 [! W3 Y  H. B# I
这样确实会减小波纹！- O6 h2 u( ~, ]* g1 ^2 u
其实假如delay cell的作用是使控制端的干扰频率变的和reference的频率一样高6 }  L& x) \& T( H. u1 Z
如果没有delay cell，VCO控制端的干扰频率比reference低很多，因为FD要积累到一点的
5 {7 z1 A: y/ u1 j/ X2 n相位误差才动作，但是VCO对于他的控制端是一个低通系统，因此需要避免低频的干扰！
6 n) C' ~. A2 N. R8 y, y如果在控制端看到的是高频干扰，其实对于整个LL系统影响不大！
作者: apiapia    時間: 2009-10-29 08:40 PM
收穫良多7 `% J: K& u0 k3 [5 c
看來在PLL這方面要學的還很多呀( ]! C2 l! c. O% A6 C
謝謝板上的大大們補吝嗇指教!!!
作者: hisanick    時間: 2009-11-13 11:15 PM
最近也在碰PLL# X6 _3 q1 r: v: W0 E1 J6 H7 e" r3 V
對  the ripple at  Vctrl of VCO 去看他的頻譜  N* y: C" ?; h9 z: M2 z
不管是 integer or fractional  頻譜勢必會由 DC 最高power 再來就是 ref freq 的倍頻項  G  a, o/ O: i" t, }
然而在 Vctrl 端看到 被頻像勢必就像個雜訊般" m5 `; ^- N$ T2 G* Y& q
所以解決方法有二 加大電容 砍低頻雜訊
, E8 E0 g' z3 d0 I0 O1 M8 b                                 降低CP的電流
; g) r: g7 v7 w2 r4 A9 J6 U跟樓上大大結論一樣。
作者: 雷迪斯    時間: 2009-11-14 08:01 PM
雖然我不是做PLL的
7 l3 b2 k3 k# i: \  r但是多看看也好2 b3 r3 k; c# {. z. T# p
又學到好多東西了
作者: deltachen    時間: 2009-11-24 04:16 PM
最近接触PLL了，感觉到比较难，呵呵！努力中
作者: jojoboy666    時間: 2010-1-25 05:24 PM
看了很多人說的經驗，讓我受益良多了
作者: oric    時間: 2010-1-25 07:33 PM
如何才算settle了呢~沒錯就是看應用規定是多少
0 h* b2 R3 h% k  V為什麼會有ripple產生在控制電壓上呢  
. x6 L3 }# y) z' a$ i8 a我覺得moneybad的解釋有道理~
作者: blackshung    時間: 2010-1-27 01:31 PM
很有用的討論 ~ 又讓小弟我學了一些 ~



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