Chip123 科技應用創新平台
標題:
ncverilog仿真中的问题...
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作者:
fayfay521
時間:
2007-7-13 03:33 PM
標題:
ncverilog仿真中的问题...
在ncverilog下仿真
, ]. m% V: V/ j! ^
报如下的错
& V5 [) r" K0 C
8 ]9 u+ x, D' r' g6 S1 n
sc_cosim.cpp:818: failed assertion `f'
2 H( z! O6 t2 S7 |! m+ C
ncsim: *internal* (Unexpected signal #6 (Abort), program terminated).
9 s/ w* k$ x: P: o' x1 P& I
*** tbsc ERROR: TB_SIM_FAILED
4 b! Q* {! Y G
8 P$ K# S7 }# H( I' o% K
: Z/ W2 ~& N# j2 F! \
请问,这个中断是出现在什么地方的错误??
作者:
fayfay521
時間:
2007-7-13 03:48 PM
這個問題是在實例化BFM糢塊的時候,報的錯誤...
& a2 }% m; ]! n% K
* _% T* z; i$ V( V) o8 t1 f% J
我檢查暸很多遍BFM,沒找到原因..鬱悶..
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