Chip123 科技應用創新平台

標題: 關於PowerMos的Layout [打印本頁]
作者: 小朱仔    時間: 2007-7-5 01:55 AM
標題: 關於PowerMos的Layout
小弟近來有個專案是做DC to DC Convertor的Layout
0 |7 p  N7 j, q( l1 W& k* R: C( Y' N裡面主要有一顆PowerMos Size W/L=8000/0.37 y* K; G7 ~' }* v& S
據聞Lay PowerMos主要就是Latch Up及ESD的問題
. ~2 P& |* r9 [( S0 F所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
! D5 O% T; G& e( G或有參考的資料可供參考,謝謝~~
作者: mt7344    時間: 2007-7-5 09:22 AM
Power MOS 這東西!!  只有靠經驗!!- ^8 k- s+ M. h
要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!: e" u% `, O5 {  i; I* N
這是要 trade off 的!!  所以只有靠經驗!!
+ t. y1 ^: }( f7 X1 w& N7 ^有一個  比較好的方法就是!!
9 b/ B  T6 ?6 q3 U. Q( G* H多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
4 H! m4 ^! I" S3 O) @* Y+ M6 P這是一個  很好的學習經驗!!
作者: skeepy    時間: 2007-7-10 05:16 PM
SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
* t  J' o# D# D7 W) g4 B- `要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法7 m8 @7 Y. U$ S) d
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最9 k8 z/ B3 n9 v
上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,- ^6 w  s; r8 W7 F' l. P
PNMOS距離拉遠加DOUBLE RING.
作者: vlsi5575    時間: 2007-7-13 01:43 PM
標題: 回復 #1 小朱仔 的帖子
powerMOS我有處理過
1 v$ d' w2 `2 ?7 m$ o! ^+ E如果size還可以接受的話,最好就是用ESD rule畫,
2 F) D: i& e% @6 P. i這必須要跟designer討論,
8 k9 ^" u; l/ O' k$ q7 q0 ^如果可以這樣子實現的話,7 e/ Y* d0 n3 F) O
那ESD跟latch up protect就一定沒問題5 R) N. d& @! Z/ A; P( X
也就不用擔心了! W8 a- p; K6 v! c' |8 P8 u: P2 A% S
不過如果限制於面積大小,
3 m: z3 Y0 x+ K# l: X- `那也可以把source跟drain的距離拉小一點,
' H& [6 t$ Z. X% Q8 y6 v甚至如果有rpo的也可以拿掉,
1 ~' L1 X1 o7 Q$ f- f. S' o因為畢竟不是像PAD裡面要做ESD protect
. |% V* z' ?/ [  W- c* l- u$ w總之就是如果designer同意的話,; V/ D3 e+ p: Z+ E  O, C! F
討論之後就可以偷一點,只是看要怎麼偷,1 J8 a5 |% E- ]& e' z3 Z
方法都差不多那樣
' l4 h% s$ u) l) m, Z8 D: V! H5 Q1 f, F
不過畫powerMOS除了MOS的架構以外,
6 X8 T8 B) A* B8 C* i2 g最需要注意的就是要可以meet design端的current density,7 |, G! G5 t6 B
這也有關於整個powerMOS array的floor-plan.
1 F7 Q' g" e9 o" M9 C: ^4 P因為你在問題裡沒提到,所以我另外提一下
6 }# ~/ ^7 x; c, [$ o7 `  Q9 t2 P# p+ Y6 ^9 M
小弟的淺見啦~~. h4 m" j, d! g! A% E" a6 i
如果有不對的地方還請各位先賢指教!
作者: wiwi111    時間: 2007-7-16 04:22 PM
ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
  H, U  S2 {- N很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
- Z+ j) I2 v2 s6 \, Hgardring 則可避免了,就這麼簡單,給大家參考.......
作者: m851055    時間: 2007-7-21 08:33 AM
原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
' |9 h1 q" B, ^$ V( |小弟近來有個專案是做DC to DC Convertor的Layout
  W( E/ a8 {+ J1 `$ D8 E7 j裡面主要有一顆PowerMos Size W/L=8000/0.3
/ u. Y& ^: I8 e! ]: {據聞Lay PowerMos主要就是Latch Up及ESD的問題5 Y4 r4 F& p2 `' J1 G% u' m
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,5 l2 F* O4 @) L8 C
或 ...

; D/ Z, x, h7 @$ n4 L3 t; h% l  A' Q& Q
' J( F. W+ U$ z$ K1 |

# z) Z6 Q* ^7 \# [latch up較好解決在device layout周圍畫上double guard ring。9 k  ~* E- z. n0 G9 ]) \
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
1 B& L( E0 F; P( J$ O另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。
作者: bowbow99    時間: 2013-1-31 02:58 PM
劃井字形～' b+ ?  B# G4 m: P
poly的L劃0.3
) q9 \6 w) ?& R. s- ?* I* Z4 jlvs的結果L會變大～* I7 O' ]) K) s( [
顆數越多會越大w1000~L就大到0.33...多
8 z5 \" H) ]! b這樣lvs怎麼驗證都不對！
作者: kerzon    時間: 2013-12-17 05:31 PM
[attach]19261[/attach]回復 7# bowbow99
" d: v2 S2 m3 E- G! E! y, [% B4 `5 V7 o) W7 F! r3 V$ |
/ X3 \$ T/ X& l+ q3 A0 k9 H1 n) F
    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉
作者: Abel_1909    時間: 2014-3-7 01:15 PM
受益匪淺。。。。。。。。
作者: lnxmj    時間: 2014-4-23 04:48 PM
power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。



歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/) Powered by Discuz! X3.2