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標題: 如何讓 current mirror 做的比較準確? [打印本頁]
作者: mt7344    時間: 2007-7-3 09:16 AM
標題: 如何讓 current mirror 做的比較準確?
當 current mirror 呈現 1:200 的放大倍率時,1 S9 V, I' t: X
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?1 R! S: w+ B8 e2 U5 Y
因為  process 變異的關係, 所以這一部分的誤差還相當大!3 G5 n6 T2 C$ e: ~, k8 C1 U3 j& [$ B
該如何避免?8 u3 R( W8 Q2 r2 e! T& w' }2 D
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
# U9 |' k9 J) O6 ?- C該如何克服?
作者: andywu    時間: 2007-7-4 05:12 PM
可以試試用casecode的方式1 v$ j0 B! _0 u1 ]
* |+ `" q8 t2 R* s
不過之後的layout才是重點核心的部分/ z: w+ Y; k& R0 |
. Z5 N* ?3 Y: J# l' V
作者: yuchi    時間: 2007-7-4 11:18 PM
1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點3 Y( A5 s- V' u# z% i, v- S
   各channel再做1:20(1:50,2:100)
7 J+ s+ b1 ?- t+ @1 A1 `2 p2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
) K7 ~$ Q) {( V8 e   calibration cycle
: ?" [. S& x  t  L5 x9 X3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!# I: z' H' f9 S, K1 Q. h
4.元件的L,W 也要選安全一點的range
作者: mt7344    時間: 2007-7-5 09:17 AM
1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
' [9 e. ^: U8 w2 s$ }7 O2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!7 D  w' L! S9 P' m4 ^
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
" ]4 o1 E+ T* I8 R4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!
作者: li202    時間: 2007-7-27 05:48 PM
先把八個channel做相互做match
4 H4 o- x1 ]0 C7 T- r, r8 B再用一顆OP取其中一個channel電壓做鎖定
& m1 e6 k) V. _4 w* D
; @% L9 B, J( o$ g提供一點個人意見
作者: nezkax    時間: 2007-8-23 11:25 PM
這個問題在 LED driver 會常常遇到5 K# r+ `9 v( U' K9 @
. Z" a3 ^3 v8 r
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
- [; {; \7 v" F3 S9 `然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知; S, _' v: c' D6 I* P
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
; @1 B/ _) n8 e3 z) u鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
' S4 e, n& q4 P4 p9 f另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
2 Q5 a. q( A) l( z# u! P並減短設定時間1 \$ `/ @9 ]* o* O

6 G4 V- e: S$ @  s% v4 Ichannel 跟 channel 之間的差異定義為 bit-to-bit error
; @! N6 y' q" D+ {& x: D0 m這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題; k: n8 ~+ I- L0 d7 K
! q9 d2 P/ {# ^( X9 @8 t  j1 c
至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
9 U( b5 v; W* h: j, I此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)8 h+ ^1 h9 f$ R4 _) V8 A
+ r" O  \+ d! }7 L, u) G& V
溫度所引起的電流變化, 主要是改變了 VTH(T)
9 n% i0 R1 F1 V% I這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小" e/ l7 k7 u" [4 h' n, J, M- `! P
然而, 溫度方面較麻煩的難題在於 package 的選定,$ c$ V% W6 [' b$ Q. I/ j
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,3 V9 k# Z: \$ o; T$ d
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
$ j. C1 G4 @; W+ w選用的 theta(j-a) 必須確保在* |% p6 z' e' P7 T+ \
typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
, }0 E/ o8 R/ @) d$ N選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal
作者: ecalfs    時間: 2009-5-1 02:08 PM
除了電路設計解決外,  Layout亦是關鑑
, w6 d* z1 `+ f: \! L6 W" a2 \7 h9 r( F4 ]: w- u, U% x' b
1. layout 單元化(Unit) 以此單元倍增減
4 B7 H0 k8 s- V6 ^7 ^0 p2. 元件W/L盡可能最大化 W>5um, L>3um或更大/ j& S  A; N8 v  ?1 v1 v* ^/ I. N
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...
作者: bossen777    時間: 2022-10-12 07:55 PM
謝謝大大無私的分享，感恩



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