Chip123 科技應用創新平台
標題:
clock source問題
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作者:
matchbox32
時間:
2007-6-18 09:19 PM
標題:
clock source問題
一般FPGA的發展系統中，通常所使用的clock source都為
0 H9 G- _+ |; p$ z) P
Global clock，以往我的經驗中也都是以這個source為主，
% Q0 e' n9 A5 a* S- u& D
但最近因為某些原因我需要使用到Delay-matched clock這
% F* ^) @2 w, L+ Y3 }
個clock source，但接上這個clock後，我的design就變的怪
1 @. T9 U B: `; W* w8 e# Q2 `: l
怪的(slave部份沒問題，master部份有問題，再存取memory
9 }& Q5 v: ~/ Q) E5 e; t3 [
時，時序不太對)，請問有那位大大對Delay-matched clock
* q6 K5 G% T0 c) o0 U; c
有研究的嗎？能否指點一下小弟=="
作者:
tommywgt
時間:
2007-6-20 01:45 PM
如果我沒猜錯的話, 這個delay matched clock是給你用來回饋系統delay用的那個信號, 在DLL跟PLL內都有這個信號, 這個信號好好便用的話可以讓設計更穩定且高速, 但是重要的是你要拉到正確的迴授點.
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, L; @8 x/ c' ?$ j- M' t
如果回答方向錯的話, 就只好請你把問題再說清楚點囉
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