Chip123 科技應用創新平台
標題:
请问IC的设计流程如何
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作者:
windflowerz
時間:
2007-6-17 01:17 AM
標題:
请问IC的设计流程如何
是否也和其他产品开发一样分为dvt,evt, pvt阶段？
4 F6 w7 } ~+ V- K! F& v
如果判断wafer的良率，还是必须等到封装之后才能作完整的测试？
, E2 F7 S" r. `! \4 H
那么ic的test是如何做的呢？除了测量硬件电信号之外是否也要用到JTAG和微代码？然后再用完整的平台进行测试？test case是如何设计的呢？
+ V& I2 Z: Q" A. R8 i$ ]* z
$ Y& |9 ~$ J6 Z! t
非常感谢：）
作者:
tommywgt
時間:
2007-6-20 01:50 PM
好多的問題哦...
# d* @0 y, g/ Z `, A
哪位大大願意分享一下從RTL, pre SIM, scan chain, P&R, post SIM, ATPG, 這些東東完整的流程分享的一下的. 還有on wafer test跟 test on package的, 也有可能做system level test. 這些東東的差異?
7 S0 S+ H7 u! _$ T/ O; I% B* R! b
2 e2 M/ D% Q% ^! e: j
給不能吃的RDB如何?
作者:
windflowerz
時間:
2007-6-20 09:05 PM
真是不好意思，因为完全没有做过这种工作，所以提出的问题比较大，好像很难回答
$ U( s$ o/ O* j" a! Z
我也愿意给RDB呢
作者:
sakho
時間:
2007-8-28 10:17 PM
RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM
& |1 C8 b% y9 [+ }- y/ i- [4 m
1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.
! l2 s- P) n5 b
2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
5 e4 [) _1 r7 M$ h* x! {
3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
. p6 u" Y! C( \ N: ?
4. scan chain + ATPG一起包進design中
9 n' V0 `5 z+ z1 h5 j9 G
5 P&R Place & Route
/ x4 k$ m! d5 s* ?: F& _6 w( V- h
6. 從繞好的電路中，抽出SDF
1 b" M& D+ f7 `+ J
7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM
7 `1 V0 H ^9 K: R
' ~: Z% M1 ]- ?4 ?
on wafer test : wafer出來後，尚未切割時，所做的測試。
0 P: m- w+ K2 o4 n2 ^
test on package : wafer切割完成並包裝完成後，所做的測試。
& R* ]8 N0 t8 e1 ]/ ]4 F$ h7 K
9 p& f9 ~" v2 D' s
小弟才疏學淺不知道有解答到你的問題嗎~~
! h2 W! _8 T: o+ n. E
. |/ u1 U" O: c/ Y' s1 Y3 ?
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本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯
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