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標題: ic layout工程師需要熟悉spice嗎 [打印本頁]
作者: 君婷    時間: 2007-6-5 03:27 PM
標題: ic layout工程師需要熟悉spice嗎
我是正學習ic layout的學生，而設計工程師設計好電路時自已會先跑spice作pre-layout simulation，但之後交給佈局工程師後直到作完verification後 就要作post-layout simulation ，就這部份layout工程師不就得很熟悉怎用spice作模擬分析了?9 q- u3 c1 L6 W% W- i) B
請問大大是這樣嗎? 必須也要很熟悉嗎?
作者: amanda_2008    時間: 2007-6-5 09:33 PM
標題: 。。。
感觉不需要懂，因为我们根本就不会用到这方面的东西& x9 P$ W' p5 z# E( e# M, h
但是能大致看得懂电路结构的话可能就不一样了，/ }7 E$ M$ }4 d( b7 O+ D) s
唉，可惜我还不能看懂
作者: ianme    時間: 2007-6-6 09:28 AM
post layout simulation應該是要交給IC Design Engineer才是，我不很清楚大公司的作業流程耶。反正都是自動產生，熟不熟悉還好吧?
作者: 君婷    時間: 2007-6-6 10:33 AM
版主 版主 小妹我是正學習中的學生，不過聽你的回答 我較不再意公司規模的大小 倒是想知是不是有的公司post-layout-simulation就是由IC Design Engineer來作分析 才決定要不要讓layout Engineer作stream out 轉出gdsii檔^^
3 {8 p" h  c0 N% ~7 Q版主 你應該是ic layout Engineer吧^^ 是你們公司都交由IC Design Enginee 作嗎? 因為出事了是他要負責耶@@ 他壓力很大喔@@
作者: ianme    時間: 2007-6-6 09:32 PM
我還是個學生喔~~還沒畢業去不了別的地方...雖然都給去...>"<所以我沒辦法回答你關於實際流程的問題，可是以小弟我站在一個IC Designer的角度來講，我是傾向於自己獨立完成pre-sim跟post-sim的，在我的看法中我認為這兩者是一體的，難以切割的，所以我覺得除非layout跟disign能配合的很好，兩邊都很清楚各自的流程跟整合中的問題以及雙方本身的問題，不然切割起來恐怕會有不work的疑慮，如果沒配合好的話...話說這樣不適合在外面生存吧XDD，我清楚這樣等於把責任都攬到自己身上囉~~不過就算要配合也要事前考慮完善，這樣就不會有出事之後在那邊推來推去的責任了吧?而且感覺這樣沒什麼意義!失敗就是失敗，沒有任何藉口與理由。上天是不會眷顧失敗之後停滯不前的人。
* E6 H% y$ V9 G% {2 Z5 x
$ ]8 Y1 r) Q- j1 v' w以我自己本身部分的主修方面來看，除了電路設計的部份還有製程上的作法，另外也還有特別去CIC上過Layout的課並且自己在看過一下，可惜的是我沒有實際下線過的經驗，所以最近也在考慮說要自己tapout看看，配合在量測的課程學到的觀念做整套的，也許會讓自己在有點進步吧?5 n6 v5 G" y. N
( Y4 T7 C' }' w: t% u" l
spice很難也不難!很多人覺得說會寫就自以為很懂spice了，實際上根本就不是這樣!spice就是電子學電路學等等的總和的結果，所謂的netlist就可以看出端倪，netlist顧名思義，可以理解吧?寫那也不過就幾行而已，但是重點是要知道在做什麼。spice是經由使用者描述電路節點之間的關係，透過內部內建的規則，以bsim3的精度來做運算，最後再經由使用者判斷與解釋，得到所需的結果。其實有點"專家系統"的味道所在，所以重點並非spice如何寫，spice兩大問題，一個是電路描述的問題，也就是電路結構與WL值；另外就是底下要怎麼給偏壓，怎麼下量測?這些都要回歸到原本的理論去探討，並非在spice上面琢磨。如果把spice當作高階語言在看的，那我想永遠是學不會電路設計的。今天就是因為如此，所以才不會像數位這樣入門容易。如果真的要學spice那真的太簡單了，隨便都可以學會，現在問題是：鐵劍配高手，削鐵如泥；神劍贈庸手，伐木不斷。1 L; [, Z, E  R7 g' H. S
' O; b" ?9 u7 W% O/ @4 i
底下給個簡單的示範一下。隨手打打還請不要見笑@@
$ J8 V# S& G8 j. V/ B. j! M# O) a0 @. H+ `1 p5 I# i
*123123*      *awave上面顯示之標題
' v3 C/ D, U$ C+ ?# Y.lib XXXXXX XXXX   *model引入，還有使用的區域。+ ]- z  c, c- b1 p; A

2 x7 M6 |8 X) e. WM1 Vdd Vin Vout Vdd pmos w=3u l=1u        *mosfet寫法：MXX  Drain  Gate  Source Bulk  Model  Width  Length$ d" V$ p6 i9 e$ N$ ?7 o9 u
M2 Vout Vin Vss Vss nmos w=1u l=1u
! }5 F# ^" x2 b5 P* v0 c; B& E
) P% |& @4 `+ I, h! t# X7 J  _V1 Vdd 0 dc 5                                       *給定偏壓，此為V1迴路，DC 5V
- y) ]8 A) M3 h" U& T1 y- a1 }V2 Vss 0 dc 0
  f3 ~4 e- h* C* NV3 Vin 0 pulse(0 5 0 0 0 1m 2m)             *給定輸入，此為V3迴路，rail to rail 5V，duty cycle 50%，500Hz之方波
9 `, `3 c: n6 v
# a6 h- o& O7 W3 I7 z. C% n.dc V3 0 5 0.1                 *做轉移特性曲線
) d- O' W% [- w.tran 10u 4m                   *暫態分析  v) r% q4 H! A' s3 z
.end
: N; ?; D4 R) O1 m/ G5 d# D/ c5 L+ u+ J$ T  V
差不多就這樣，反正什麼分析就是X軸是什麼單位，簡單明瞭。類比的話其實寫個幾十行就算蠻大的了。所以也沒什麼太多關於使用上的技巧。: K+ J' l: O5 L) R8 U/ c$ C

* v: s1 W) R! S/ T- J: U.ac分析  X軸frequency
0 P9 o3 T3 W* G8 j; c.dc分析  X軸voltage
3 _0 p3 ]/ M3 c6 D7 m" m+ m.tran分析  X軸time- G+ w% o- i( A- q- [; \
.op分析   工作點分析，到lis裡面看
( V, T7 X; x; Z" E, v; O+ k) `9 w) ?
比較常用的就這幾項。) u" S  U( O, [( P5 ?$ x
0 Q% L+ H: }6 c- N  G
有什麼需求才跑什麼分析，不是什麼樣的電路通通抓起來跑整套完整的分析，那是會被笑的!比如數位電路跑.ac分析那簡直是笑掉大牙，不注重noise的電路跑noise跟蒙地卡羅也嫌沒太大必要，不是bangap電路跑溫度分析。% U% j7 b2 @* Z4 G: ], B
, J8 }6 X7 j/ U3 a" o
再次強調，spice是工具，輔助使用，不是設計電路就靠spice就了事。上次去看對岸的號稱高精準度的給感測器使用的精準OP，一看offset 200uV，笑的肚子還蠻痛的...哈!那叫做沒切入問題核心，沒了解問題重點。如果說我上面打的都看的懂其實那就spice差不多了。
% f+ v/ ]3 D! x* D
  P$ s" Z) r; W' t1 O[ 本帖最後由 ianme 於 2007-6-12 03:48 AM 編輯 ]
作者: 君婷    時間: 2007-6-6 10:28 PM
意思是說應該要懂電路原理和分析並依照電路所需要的分析決定跑SPICE時下什麼分析的命令，所以自已本身要懂的分析電路 才知要作什麼分析，而分析就照SPICE的語法格式去下命令 是這樣嗎?
* Z. B! n( F: O3Q; R) T8 P0 d2 |* g. b
真正要學的是原理的分析 才知要SPICE幫你進行什麼分析是吧?
; X  M# l2 T) L& d5 g
# t; [( g9 u! i; L[ 本帖最後由 君婷 於 2007-6-6 10:30 PM 編輯 ]
作者: ianme    時間: 2007-6-7 12:18 AM
大致上是妳說的這個意思。要有理論基礎配合spice才會學到東西。spice不過就是個EDA tool，用cadance畫好他自己也是會轉netlist，或是用pspice也會幫你轉，沒有特別去學的必要。
作者: finster    時間: 2007-6-10 03:59 PM
我講一下我以前公司的情況
# l2 M; a  J) }7 Q6 {類比電路工程師需要精通SPICE,同時也要懂得ic layout的畫法和注意事項,諸如layout match,ESD,.....等% d1 P# [% F" D) D# @! @
而至於ic layout工程師,不需要懂得SPICE,但製程流程與各個元件的畫法和技巧要很了解- I! J6 m, S6 |
對類比電路工程師來說,電路模擬共分前後兩道,分別是pri-sim和post-sim,分別在於pre-sim是指layout前的模擬,沒有考慮到layout的問題與寄生效應
$ ]/ B1 H' ^! }/ i$ Mpost-sim則是指ic layout工程師在畫完電路layout後,同時完成LVS,DRC和ERC後,抽完R-C的netlist file給類比電路工程師所作的模擬稱之為post-sim  ~  r- w' H, ^: @2 B, Q
對於ic layout工程師而言,了解或者懂得SPICE語法對於類比電路工程師而言並沒有太多的幫助) l: ~* ?* s% z" v1 l. y" a
一個好的,或者優質的ic layout工程師,最重要的工作是畫好電路的layout,因為那是最直接影響電路的功能與performance+ V' T3 X" t; E  E. F- ~
例如,一條50MHz clock path,用metal 1來畫,一個好的ic layout工程師會知道這條50MHz clock path要留意它經過的區域,同時要留意是否有其他干擾源在附近* x1 @5 E0 M; T% `' c
例如,一個OP AMP的input MOS,它就特別需要注意,任何一邊不對稱或者不相等,就會造成電路的performance有著不小的差異' q# x- V  y" Q# b7 E
這些不是在SPICE語法中定義出來的,不過,這些關鍵卻是ic layout工程師需要注意且留意到的地方/ O3 ~8 `% x# o0 E5 d% D
( }  T1 h* r) q, `# r! l
最後,我想提一點的是7 [7 G, v, j) C) \2 W" B
ic layout工程師的layout會決定電路的performance* W1 A1 A& [. X+ U+ J7 w
如我前面例子所言,一個OP AMP的input MOS沒有畫好,會產生出不小的offset問題,進而讓整個OP AMP的performance大打折扣8 U7 [5 ?4 g% Q! l# Q
如此一來,類比電路工程師在作post-sim時就會發覺到pre-sim和post-sim兩者的差異甚大,甚至大到無法達到規格需求1 l) B: Q5 t8 ~0 z
如此一來,類比電路工程師只能要求ic layout工程師再修改電路layout,或者類比電路工程師再修改自己的電路
! k& {% u" `+ {: U1 A4 f2 o+ R當然,我時常發現類比電路工程師只要查覺到自己在pre-sim沒問題,通常都是請ic layout工程師作修改& I4 Y4 Q$ z) Q$ K# w
ic layout工程師的重點在於畫好電路layout, C' s1 w) |2 _3 P) i
而學習SPICE,則對於ic layout其實並沒有太大的助益
作者: 君婷    時間: 2007-6-11 08:03 AM
您好^^因為您提供的是業界的經驗，使得我了解了重要的一點就是IC LAYOUT對SPICE熟不熟悉對IC DESIGN不重要，但是像電路理論原理之類的書 本身理論並不會直接寫LAYOUT時要怎佈局才能避免發生什麼現象?及線寬或間距等! 而小妹我只知 依照最績極的設計規則 即採用design rule所規定的最小尺吋、距離來畫。所以佈局過程中要考慮的原理 反而不知是要看什麼的書?還是要有人帶你呢@@
作者: finster    時間: 2007-6-12 03:33 AM
對於你的問題其實很難回答4 m4 N5 L8 r- D" i5 F
因為一個好的IC layout工程師應該要具備一定程度的電路設計理論,但,一旦IC layout工程師有一定程度的電路設計經驗就不會想從事IC layout的職務
/ I+ h! P, m# ^1 T其原因是因為IC layout的職務較單調,不具變化,且薪資上和電路設計工程師有一些差距; h. N" T+ {& z3 h/ u( L
所以,電路設計工程師不會想作IC layout
8 m3 V8 g* W' ~+ l0 s故而,IC layout工程師就就成非電路設計工程師所從事的職務,只是,IC layout又會大大的影響電路設計的品質與效能
/ s  z* u. k4 V$ u( d
4 [0 N! ^# n1 r1 ]+ d7 u8 e故而,一個負責的電路設計工程師在交付給IC layout工程師時,會特別註明電路中那些部份或者電路要作特殊處理,更詳細的會說明儘可能以什麼樣的方式來畫電路
7 |/ I! E9 f" I2 f因為,只有電路設計工程師最清楚電路的那些地方最敏感,最需要特別處理- V9 t8 z! H/ B( }$ W" G
同時,在IC layout工程師在畫layout時,電路設計工程師通常會要求IC layout工程師在畫好某些部份電路時,能先請電路設計工程師觀看檢視,看看有沒有需要修改的地方( x' ?: Z  I* A0 u
若有,則會請IC layout工程師作細部修改,若沒有,IC layout工程師就繼續畫下去  w2 y% |8 @" x; m6 ]. @
而這,是在業界中電路工程師和IC layout工程師的互動方式5 Q0 p4 o6 A8 Q6 F& `) _' q
每一家公司的作法也許會有所不同,不過,大體上皆是一對一的互動
& s/ Z* z* n: i! C" v  H, ~! q& O( B* _- c8 ]
再來,一個沒有經驗的IC layout工程師,通常會由一位資深的IC layout工程師帶著入門; L: \2 E+ z7 D, i4 y( r: {
當然,每一家公司對於沒有工作經驗的都會有先期教學教育,對於那種己有數年工作經驗的大概都是直接上工吧# \. F: @9 n! ?$ v2 u& B: @
而對於布局的方法和技巧,一些短期教育訓練課程都有在開,像交大,清大每一期都有一些訓練課程
& x8 B- ]; o# Z( S  l% MIC layout布局我並沒有相關的參考書籍可供介紹,因為這方面的資訊我大都是從短期的訓練課程中學習而來的/ n0 N) b( w" B
再者,因為本身是電路設計者,我通常只交待電路的那些部份要作特別處理,細部的畫法則交由IC layout工程師自行處理5 N0 R3 o- j; j% y; `9 J
最後,我想提一點的是,IC layout很注重經驗,因為這一門職務的經驗值很重要,很多地方都是經驗累積來的,即使書上有教,但實際應用還是在個人的經驗值較為真實
, P) S* s" f! d6 M: d: ~電路工程師通常會告訴你那些地方要特別處理,而資深IC layout工程師則是會教你那些地方要怎麼畫會比較好
作者: 君婷    時間: 2007-6-12 09:40 AM
感恩! 如果說具有電路設計能力的人來作ic layout可以成為最有價值的layout工程師，但薪資上的差遇 使得不願作layout，反正layout靠的是經驗  總之謝謝你，那我是不是只要熟悉軟體的操作 大致上公司肯錄用我機會就已很高呢? 站在學生的角色  應徵前可作的有?
作者: jianping    時間: 2007-6-12 09:51 AM
標題: 回復 #11 君婷 的帖子
如果你是學生∼應徵前如果你會LAYOUT所有基本的元件（INV，NAND，AND，NOR，OR，DFF）等等，且你會跑DRC及LVS，那∼∼∼很多公司應該就會收你了，其他進公司再學。6 ?7 K! u  h% y* g
如果你想高人一等，那∼∼看你會不會看的懂DRC及LVS command file，如果看的懂，你就高人一等了。% G2 |. F7 s7 P5 ^
如果你想超人一等，那∼∼就看你會不會自己寫command file了。! Y4 N# ^4 n' b3 @6 _

+ h$ q, R2 F) w9 Z1 \7 U& e另外∼∼UNIX系統大概要懂，VI要怎麼會用最基本喔，我說UNIX大概懂是至少要會拷貝檔案，刪除檔案，建資料夾等等吧。
作者: 君婷    時間: 2007-6-12 11:22 AM
喔喔您講的很清楚 學生的方向，那我要熟悉tool的使用先 ，因為是學長帶我的，所以像drc, lvs根本很少錯誤訊息 ，同時也看不太懂錯誤訊息，因為其command file就看不懂了@@ 我想說看的懂的話跑LVS的錯誤訊息 應該也能很清楚要修改那裡@@& O$ [9 R, u3 t) ~5 a
我現在最大問題是看不懂command file 而撰寫 那個是晶圓製造廠 它們寫的吧 ，方便它們製造而已!! G1 F' O1 K. U& d/ K
版主大大 小妹我暫時剩一個問題就是 如何看懂 command file ?這是有書 且有語法的嗎?@@
作者: zannx    時間: 2007-6-21 03:26 AM
1 spice 對ic layout 是不太需要,但是還是需要跑過基本的驗證 pre sim ,post sim,這是好的layout工程師
1 N" K2 ^1 ?0 x; D
0 y1 Z% r+ e# J. p; r0 O2 C2 看的懂電路的動作原理,是更好的layout工程師,
9 |2 r; }+ y; d
$ h% ^6 J* j. ^5 e3 能跟ic designer做好事前的溝通,互相瞭解所需,才是完美的layout工程師
* }! g$ H% I$ s  E" `+ T& l$ P1 |2 W  l! |" T2 w
不過大部分遇到的,都是第一種比較多,其實這兩者是相輔相成的.
作者: zannx    時間: 2007-6-21 03:38 AM
標題: 回復 #6 君婷 的帖子
沒錯,會用分析看出電路的好壞,才是重點,只懂得下指令,只不過算是文書處理階段,離設計還滿遙遠的.不過一般外面公司: l& E* m1 T% F( B
還真的滿常用spice的,因為這是最便宜的soultion之一,畢竟spice沒有比視覺化的介面好用,要作太複雜的分析,指令就一堆了,) p. K1 n5 X- M# n& C' X
要跑RF更是麻煩,通常適合小型的電路架構,倒是很方便,要是電路太大可能有只有設記者自己才會想看netlist檔吧.
作者: ianme    時間: 2007-6-22 11:45 PM
標題: 回復 #14 zannx 的帖子
spice視覺化不見得比較好用吧....也有pspice阿，也不見得就輸給hspice，畫圖不見得比打字快。spice問題是在於收斂度的問題。太大還要很準就會很慢。6 }5 ?) U( T8 m+ P% R  Z

" o3 I  K2 S7 i5 a3 Z* M7 B- k重點就在於有這樣的能力誰要去layout......
作者: wlyi0928    時間: 2007-6-23 02:37 PM
看了以上的回覆, 其實我也有一些想法, 想提出來和大家討論一下.
% x& V1 `6 u  glayout實際上需要注意的地方, finster副版主的說明已經夠詳細了, 所以我大概想要說的是一些心得吧.- e2 N- O* ^* n9 P) W% F
! R& y1 `" i7 Y! r# K
1. 實際上, 我並不覺得layout工程師可以對spice都不瞭解.
# x& r9 K$ }4 D" iMore specifically, 在hspice裡面, layout engineers必須至少對netlist部份的電路描述瞭若指掌才行.7 E$ ~/ }1 j, F$ P; q* A: @
至於模擬的分析部份倒是可以不必了, 反正以ic layout engineer來說,
  g$ Z3 u& |* e- ~, u% J在拿到netlist file要做LVS verification的時候, 分析的部份也在netlist裡也已經看不見了.
2 C6 ~/ a( G7 X: i當然在一般的公司(就我自己所待過的公司來說啦)裡面, 的確ic layout engineer的工作大略上會是:; R7 N1 O5 j% O, l
拿到designers release出來的電路圖-->layout-->DRC/LVS/PEX抽出結果-->給designer跑postsim5 g9 E" ^1 b2 b3 K  u( x) d+ R
但是在驗證的部份, 尤其是LVS驗證時, layout做久了, 難道你不會遇到一些莫名其妙的問題產生嗎?7 o, H, ~/ Y5 o) T/ f
例如怎麼看這個layout和netlist就是對的, LVS卻會report出奇怪的錯誤而導致驗證無法成功,
! m; U2 A5 q# Y這個時候, layout engineer還能對netlist的內容不熟悉嗎?# B4 `8 F+ H3 F$ X# G" [9 |
這樣子的時候, 最好是連designers自己都必須看得懂LVS report和LVS command file吧!!4 {7 G$ @5 F4 q) B* P7 L' m4 O
以前我曾看過同事有類似這樣的問題發生, 連designer都要坐在旁邊幫著看到底他給的netlist有什麼問題," P$ G- D0 L0 x
類似typo(有時需要手動置換gnd或任何node, 可是在一個超級大電路的某處, gnd被typo成gdn)的問題,
8 K& d) W, S$ q) [" z5 l1 Y想想看, 兩個人四隻眼睛, 要花很多時間去找??: s/ c. m5 ], x4 F: T0 T: F! s

+ X) k0 N* n! N8 D. G! p/ K, s2. 站在公司的分工上來看, designers當然需要去take care presim及postsim的流程,
9 a7 I! ^# A& C1 H9 |除此之外, designers當然也會需要對layout有一定的"瞭解"...
) _6 g( Z8 C4 r4 b7 }- K: X此處所謂"瞭解", 倒不見得只是designers自己會"畫", layout上的一些方法及conventions也要知道才行.
6 z1 v2 J. O. A大部份的designers至少都有碩士學歷, 而碩士班要畢業, "通常"老師應該會要求要下前瞻性晶片吧.( ]  g$ X( P5 j' r- X
我也曾經看過碩士畢業生design得很不錯的電路, 自己的layout卻差強人意, 不過不管,% D/ p5 ~$ R  B% ]
前瞻性晶片過了, 就畢業了, layout好不好是另外一回事...也沒時間再回頭去管這些東西.1 Y4 u0 H4 D/ P  d8 ]2 {0 ^0 G0 O/ b
我不否認類似這樣的情況的確經常發生..." v/ }" ~  G0 B/ a4 v0 a
有時候不見得只是designer, 連學校老師都會有這種情況...
, y* r" A/ C3 R有的老師或許會覺得layout不過就是一些專科畢業的人在做的工作,; M' Y! B9 Z" [+ y/ s( i+ [
可能老師知道layout的好壞對一顆晶片的成敗之重要程度,2 U; l3 n% _6 k+ N7 v) v* }
但是實際上在"做layout"時候會發生的問題或現象等等, 他們可能就比較缺乏這方面的經驗了.
" C2 ?' N4 l* W. P- j) D& D例如, 前幾年我還在業界服務時, 曾經遇過designer要求我把電晶體畫成八角形,再把八角形的電晶體擺成六邊形,! Y9 i& k, y4 b; p  S& s
當時......我無言了......到現在我還是不知道那樣的東西要怎麼做.1 a4 q1 a7 G8 Z, U8 m
有的designers會覺得, layout就是layout嘛, 我叫你怎麼做, 你就照著做就好啦, 難道你會比我懂design嗎?
; K0 |& e+ X2 h; G; N+ G$ i  O; B說得基本上沒錯, 不過有些東西在layout上實際上就是做不到, : W$ V8 p& A5 e( Z' m, _! a+ q
有時候designers(或even老師都好)在這一點上或許該有點sence會比較好.  l1 G; X3 Y$ A5 ~9 _) v* ]

" x) O* e+ F3 @$ f* }3. EDA tool的使用的確是layout engineers必須一定要熟悉的重要環節,% t$ M7 w+ d! l* ]) c
以在學校來說好了, 下晶片的deadline經常就壓在layout這個procedure上面.4 {: d  S7 n; d% j% W
有的人even連postsim都還來不及做, 晶片就出去了.
7 j, P! H0 }2 c這當然並不是常態, 也絕對不會是一個好現象, 可是我只能說, 這是一個比較殘酷現實的情況之反映.
% N) y! J& }0 r8 G! Y8 Y8 g沒做postsim, 先不管process variation好了, 你怎麼知道你的晶片實際layout, fabricated出來會不會動??3 z0 J/ f( f9 m( `7 V. E* L* u
相對的, 我也曾經聽說過有的實驗室不用下晶片, 只要模擬有跑出來就好了, 你就畢業了.( U8 }. A& s. W6 s  k8 Z7 |
但是事實上我是這麼想的, 無論自己的電路設計得多好, 無法把它做成晶片出來量測,
$ T, M5 Q( ?9 z* V5 K$ |2 @  ~其實就等同於紙上談兵, 沒有夠solid的證據證明自己的晶片設計的確優良.4 e; R+ Z4 x$ }) W+ u
也就是說呢, 優良的電路設計, 也要搭配上優良的layout, 一個晶片work的possibility就能提升了.. y6 o$ W$ }/ C. p; M$ Y2 q
優良的layout包括了很多層面, 有的東西即使在書本上的知識你都讀懂了, 讀通了,) c6 f, E- p$ w  r& `) |' q
但是實際在做layout的時候是否知道如何去實行呢??2 S' y8 X& ]9 t( f% S9 g* }- m
所以呢, 我覺得啦, 對學生來說有一個好處就是能下教育性晶片,
0 |" k  Y, H$ V% v3 j所以呢, CIC教育性晶片的制度我真的覺得很讚, 設計一個簡單的電路就好,
& f# u7 O- c- |* r然後自己真的完整的做出一顆tape out出去, 再等它回來拿去量,
5 J" ?/ n- f! x9 x* J無論是work也好, fail也好, 能完成整個實際的流程的話, 這樣都還比較實際一點吧...
作者: wlyi0928    時間: 2007-6-23 03:24 PM
真抱歉, 補充的東西打太久, 超過30分鐘, 系統不讓我編輯了,
1 `1 l: e- P/ P( l所以我再寫在另外一個回復裡, 請見諒!!!2 e3 x# s7 b3 ~
2 P( ~  A% [0 H% P- N5 i* M  {
4. 忘記補充一點...我個人覺得, 電路圖的呈現是很重要的,+ b) W0 S! v: Z! D6 }
即使你的電路很簡單, 用手敲hspice file比畫圖來得快很多, 我想也都還是應該畫成電路圖會比較好., n& h: w# F  e4 r- F2 W
這裡說的電路圖是像virtuoso schematic composer 畫出來的那種, 可以用來加上自己所需要的分析去跑模擬的電路圖.7 ?1 d3 @0 W& N2 F. d- l$ e
這份電路圖的功能, 我覺得第一, 是要維持designers與layout engineers目前手頭上有的電路圖之consistency.( G6 m+ X6 F; E/ _! P
當然我也數次遇過designers改了電路, 卻忘記update一份新的電路圖給layout engineers, 以致到做LVS的時候才發現有所差異,) R+ I) K2 i3 X$ R
可是那時才發現有可能已經太晚, 已經做好了的layout經常是很compact的, 要去做compact layout的更改通常並不容易,6 n* s0 G; _; Q
不過這是另外的issue了.
: [  \! h# w- N+ j7 P! L4 @" z我想說的是, designers做好的電路圖, 可以給自己用來跑模擬, 也必須把它release出來給layout engineers,
6 f2 [9 y% j) w6 Z, g/ o5 P當designers有修改電路時, 要立刻update給layout engineers, 押日期做檔案版本確認...etc.
3 V7 |; `4 C# J以上是一般公司大略的流程.
- l4 X3 q, n! P- C而這公司的流程, 我強烈的覺得在學校裡也必須如此實行.
$ `. n+ V- J7 G. z! @* U我自己幾年前在業界服務過, 擔任layout engineer的職務,
/ v( G& e2 b& K% r所以我在到學校實驗室之後, 在還未能開始電路設計, 僅在學習階段時,0 u! n1 I# ?0 b7 `
實驗室的full custom 晶片佈局都是由我一手包辦.2 `% b% b1 E7 x; c: ]' C, `% V
在我幫忙電路佈局時, 其實他們設計的電路都是用記事本一個一個subckt手敲的, 然後再加上要分析的指令.
& ], F4 s- Z1 N: p可是今天要做佈局的人是我, 我的腦子裡可沒有他們的電路圖, 所以他們必須用手畫, 或用visio...等等什麼畫圖工具都好, 畫一份電路圖出來給我.( W6 c& c" O+ k* D. O2 f! v9 }3 d4 u
在這樣的procedure中, 只要一不小心, "inconsistency"就發生了, 相對的, 也會造成後續很多的麻煩, 在debug時浪費很多時間.1 D% H& `% G5 w
手敲電路對於小電路來說絕對有其便利性存在, 因為我想改哪一顆的W或L, 或哪個bias voltage, 我就直接改就好啦,6 U6 p! R( G# o+ ^+ ~% l! A) }9 g
even是一些logic gates, 像INV, NAND, NOR...etc, 的確我必須承認, 畫圖不見得會比較快.
8 B1 `  N# C' t% {7 @% I/ ]9 {( g要改什麼設計參數的話, 也不用再到電路圖上改, 因為那樣子的話還要再轉一次netlist出來, 好像顯得挺麻煩的.- }1 i# r5 l" P" x4 e
但是, 往往就因為貪圖該"so-called""便利性", 使得layout後做LVS驗證之時, 這個"inconsistency"出現了,7 e% e. m1 X2 x1 L
我們通常從layout裡去找到底哪裡接錯, 哪裡open, 哪裡short...etc,
, c# w, j* n5 n- s& j% `找到最後, 才發現是design的人給的手畫電路圖畫錯, 或是他手敲hspice file的時候敲錯...然後再改netlist或圖, 當然也有可能動到layout...etc.* a2 V) v& h/ r& z/ C
這樣繞一大圈的程序好幾次花掉我很多時間, 所以這個"consistency", 是我想要特別強調的地方.
" A+ b' l! ?& C3 y: h
+ u: B4 x6 a2 ^- H' g8 n5. 然後是電路hierarchy架構的建立, 這個我想也是很重要的一點,6 r7 m9 X( n( n. d; W) ]7 @
不過這個hierarchy的概念有一點點難解釋, 總之大概就是說呢,
! ]9 B& i: P$ e我們無論是在做電路或是layout的時候, 都必須要有很強烈的hierarchy架構建築在我們的腦海中.. Q4 u; s& x/ ]  H" ~5 L. Q
今天一個layout的sub-block完成後, 其實應該都要能夠找到一個相對應的subckt來做LVS的比對,8 i( F. v/ x% A3 \
由bottom到top cell都必須遵循這個原則來達成, 這樣會比較好.
: F6 C2 \4 j4 c一方面對自己來說, 至少bottom cell已經做過LVS驗證, 到了上層的電路時若發現LVS驗證不過, 至少能夠確定大概是發生在這一層的問題,8 a3 f7 m  j# ^$ {
而不會是沒有方向的, 盲目去找究竟LVS的錯誤到底是在哪裡產生的.
1 V$ r9 V& m7 C, T6 w9 o/ s而Layout要能做到hierarchical的LVS驗證, 則netlist也必須corresponding的subckt才能做比對," Z7 E6 n. Y1 g5 g) k
因此這個hierarchy架構不只是在layout時重要, 在hspice file/netlist中的重要性也絕不遜於layout本身.3 U6 K, f3 O  M* g* n( q
其次, 若是在公司裡面的話, 有時候...或許還蠻常的啦, 會遇到要拿以前人家做好的layout來改版的情況發生.
' T. S9 ^+ z' P, }( w) n要是當初人家的hierarchy架構沒有做好, 整個晶片都是flat的, 或是hierarchy架構做得不對,
6 i4 R$ `( T: {: |2 }那麼你能想像, 當自己要接手做修改的困難度有多高嗎??
( ?5 T( u6 R7 j' }: G或許hierarchy架構的觀念這樣講起來有點抽象, 不過它真的很重要, 希望有需要的人可以稍微體會看看." A4 A/ x9 V" F+ K

' \: C# ]' l* f! d以上是個人一些小小的觀點, 或許有些東西過於冗長, 請路過先進不吝給予指教, 感激不盡!!
作者: 君婷    時間: 2007-6-23 10:30 PM
果然是不錯的經驗談 ，同時也了解剛踏入業界時剛開始要注重的學習方向之一!
& t( ~) a0 ~6 |1 T. t6 E' d4 G一個 layout engineer 務必要看的懂netlist檔及Lvs command file 否則LVS verification時常會除錯很久，但聽您這樣說 ，另外發現與design engineer間的溝通協調 變很重要，若協調的過程中因為意見不合 對方不滿 認為他是設計工程師 要你改 就是有權要求你 ，而layout engineer 做這工作就真的滿辛苦似的 只能期望與 你合作的design engineer是位願意溝通協調的人，這點令學生的我感到有點擔心，這份工作合作娛快與否 似乎在於溝通協調。
2 @6 Q% B) z; E: n# i! ?/ q  ~
/ L4 l% a& a6 M- D這是小妹 目前暫時的想法罷了  謝謝!
作者: ianme    時間: 2007-6-24 07:48 PM
我的看法不太相同，我認為spice精隨在於手寫的部份，實際上再做的時候一定都是visio電路圖配合打指令再做的，有時候要跑分析，還要去改動電路圖，這是相當沒有意義的事情。任何一個IC designer都不會想這樣做的，要去cadence畫那個電路圖要等到後面的事情，前面根本沒人這樣做。一定都是先全部弄的差不多才會開始cadence的流程。! e4 H5 E/ b: }3 J: p" I

6 a/ E* ~2 ~. D2 h# g' H再來，postsim主要探討的是寄生元件的問題，並非製程variation的問題，設計的時候自然可以去考慮製程變動的狀況，剛好目前我就正在做這個區域。這不是等到layout再來探討的問題，兩者之間有所區別。
9 D9 u% s! J8 U' H! b% A8 p6 w, c$ A1 V, n8 T
而且這樣的方式只有在大公司有所需要，學校裡面或是小公司，都會是單人包辦到底，所以這樣的流程在學術單位裡面根本沒有需要也沒有必要。因為這樣達不到學習目標或是作事效率。而且這說法有矛盾，如果layout的人可以懂spice就沒有那個必要把spice寫成分區塊，如果看不懂那寫那樣也沒什麼意義，而且照看spice其實就能夠轉出電路了。
  h$ u0 g2 {6 G7 X9 |" x+ K
% Q# ~1 c" ?% {8 K而且第5點更是難，每個人都有每個人的風格，怎麼能夠要求硬要跟自我風格匹配呢?我覺得有些看法是站在一個layout者的看法，設計上是要兩者互相配合沒錯，可是要要求designer一定要怎樣怎樣恐怕溝通就會有問題了，整個設計的流程是以designer為主導，designer如果願意盡量配合layout者那是一種體諒，絕非義務。感覺有點本末倒置囉。能做到是最好，可是不能一廂情願的希望別人如何做如何做，這不是好現象。  v3 \7 p. V2 D+ U/ ^8 b
3 H7 s( {' k2 T- ~) j( ]- n. c. p
[ 本帖最後由 ianme 於 2007-6-24 07:49 PM 編輯 ]
作者: wlyi0928    時間: 2007-6-25 12:00 PM
標題: 回復 #20 ianme 的帖子
ianme版主說的大部份上沒有錯, 而我也認同spice的"奧義"的確就在手寫的部份.* A6 @' E" `& T  ~% ?/ }" Q+ h
我必須說, 在我們剛開始帶實驗課的時候, 也不會直接就把composer教給大家,
! s2 J/ j3 N9 u) V8 F: z3 f2 H9 Z手key電路加上需要的分析指令, 一剛開始的確是這麼做的,) P) A( W1 u7 P; t* j
到後來有需要的時候, 才把composer教給他們.
0 S" E  W5 m$ I3 a, w4 m: Y0 Y
: n2 g: }5 Z- k1 w, d* }; V$ U" Q當然大部份的designers...我想在學校的時候大家都不想這麼做...我的意思是,
/ S# i" p& |; F4 X; F的確每當改一次電路, 就要在composer裡做修改, 再轉出需要的netlist出來, 9 f, \3 w' Y2 a5 w; i) \9 F
我也不否認這是一件麻煩的事情...even我自己也都嫌這個procedure麻煩.
6 C" ~" ?& D. |舉個例子來說好了, 一顆op的電晶體可能沒有幾顆, 當你自己在設計的時候,
* h, a5 F/ y6 ]你當然有權利可以手key你需要的電路, 再上分析再來跑模擬, 因為的確這樣子比較方便比較快, 也能給自己省下很多時間.
" Q! d0 t2 i1 V- s2 v; a重點是, 電路一大, 好比說一個高階的sigma-delta analog-to-digital converter, " z% D/ q- k% ^+ c' s
若是沒有經驗的designers本身, 或是仍在學的學生都好,
# L! \6 m& {- `- g- z' H3 z' G能真正確保電路的hierarchy架構一層層做起來都是很正確的嗎?# ^( d. B- u1 R& e
你曾經因為遇過大電路hierarchy架構混亂, 在佈局驗證之後所產生的麻煩嗎?3 k' q3 t2 S- v0 S- Q% w
你曾經因為自己的大電路裡面某個小地方節點名字打錯了一個字母, 導致做LVS驗證時花上好幾天時間來debug,$ y- g* y& f& O1 [
最後才發現原來是某某小地方的節點名稱"就錯那一個字母"嗎??. O& M- O9 |# D1 {$ L! }
很遺憾的, 這些麻煩, 正是designers本身在release電路出來給layout之前就應該要謹慎take care的地方," L. |( z3 s3 ?7 T3 J  ^
而因為這樣的問題而產生出來的LVS debug時間, 我只能說都是浪費掉了,
7 T4 C8 Y- ^/ Q  o7 h因為這樣的問題根本上它就不應該存在的. 不知道您能認同嗎?+ [) ^& @8 Y  X/ M5 ?; \9 L

! S! M8 W( g7 |$ ^您說"沒有那個必要把spice分成區塊"...不知您所指的意思是不需要有subckt的存在嗎?
* Z+ C; x2 O0 l) ]8 S: x大概是您做的電路較小所以不需要吧, 就算是純粹類比這種比較小型的電路, ( ?6 |1 h7 B6 s$ j4 G& C
或even是混合訊號電路, 沒有subckt存在的話......我只能說是自找死路, $ B6 q. B' c3 `& B$ q
"照看spice其實就能夠轉出電路", 照您這麼說也沒有錯, 不過看看是要花多少時間呢!!
  t5 H! o/ w$ n( `% _/ S0 E類比或混合訊號電路可能並不適用gate count來算它們的transistors數量, 但這並不代表它們的佈局很容易.
+ ^, U; ~% s4 S: q' g4 e( O  M0 M所以, 恕我直言, 您可能真的沒有tape out過晶片的經驗, 當然, 若是如此, 您也遇不到這樣的麻煩.
, L- n( s/ ]/ _; U( r* ?( e, Q6 F, {4 [. V9 y+ ]9 r
但是今天我們必須要知道是, 學校的情況和公司裡的情況的確會有很大的不同.& y7 x$ ]' Z; h8 i$ D
我不知道您所謂的小公司是多少人叫做小公司,
( j% M" O" e6 v+ f( P/ {' K我待過的公司都是小公司, 有五十人以內的公司, 有三百人以內的公司, 這些都被稱為是小公司.
* f7 V" }" ?2 t" A  U在學校裡面, 你自己是designer兼layout, 你的電路哪裡key錯, 就算你到做LVS驗證時才發現,2 s& A% T) d8 Z" u5 y( g! P
這個後果也必須是你自己要來承擔, 是吧??
6 O, f: v' d- }( z# g6 W學校晶片通常是搭CIC的shuttle, 若是因此來不及tape out, 6 t! X: I# u2 s
小則等到下一個梯次再tape out就行, 萬一遇到畢業晶片潮, 則這個來不及tape out的後果就會是比較嚴重的了.
+ ^5 u2 L5 S) ]: o7 Y* c但在公司裡面, 大部份的晶片tape out是自己公司負責費用, 當然有時候也會搭foundry的shuttle," b+ P3 N8 E4 \9 T5 k
然而若是因為designers release出來給layout的電路圖之版本差異而導致chip tape out delay的話,
2 L. A$ F1 T$ J8 D' z5 [公司上面的大頭追究下來, 這個責任歸屬的問題, 可就是很麻煩且傷感情的一件事了.  P, Y1 m( C6 Z1 ^  v3 V3 A
. s6 @8 V; ~- i& S. A6 @
當然我今天在業界服務過的時間僅只幾年而已並不長, 而我也必須承認, EE並不是我到業界服務之前所讀的科系,' ^* C, ^! {7 e* C( u1 l* O
所以很多東西我也都是在原本的學校畢業之後才學的, 包括要到業界服務之前的相關知識亦然.0 O! R" o1 j" H& l
就算到目前為止, 許多理論和知識我也都還在學習的階段,# T4 W& c+ R0 W, }% `' R
而我現在唸的學校當然也絕不是如您所在的"雖然哪裡都給去"的學校.9 L, N5 u- L. r( U6 K0 P- x' _
但是就任何一個在公司上過班的人來說,責任歸屬我想它真的是相當重要的一個問題, 9 k4 i, T/ B) V
以layout engineer來說好了, 因為這個佈局驗證的時間可是算在layout身上,* X- ]$ u( C; g, H' L% q6 M
要說我是自私也好, 怎麼樣都好, 我可不希望自己花了好幾天在LVS debug上面,2 B9 a& N0 q  e+ P9 ^: q6 i
到頭來卻發現原來是自己同學或同事設計好電路之後release出來的netlist裡有typo的問題.2 j" M3 J2 k1 \
簡單的說, 前面電路設計的部份, designers要怎麼做都好, ' K  F* c! _; U
但是今天一旦designers released circuit給layout,
  @' I* ?) p3 D: C" N/ }. ~" I或是已經released之後的circuit, 要再做修改, 再released一次新版circuit給layout,
  x$ ?1 o3 u5 y* t) I4 I; f這個consisteny絕對是designer必須要去keep的關鍵所在,* {+ f/ c. k; [. W7 b  m
對於有經驗的designers來說, 我不敢保證他們都不會有這樣的問題產生,
6 e9 T9 c) P  z但我知道他們會盡量去避免所謂"inconsistency"的發生,
* q, O: H* Z- t# M% ]2 n而我想這與公司的scale大小並不相關吧, 這是flow本質上的問題.
4 N* W7 F; k% @0 u7 l! l, P
6 q0 y$ N9 Q& W$ k+ F0 Z. p) w: i6 e當然, 之所以會有這樣的意見, 實在因為是我自己其實是太多次這種情況之下的victim.
: O4 q4 p! B$ `: W: `& _/ a這可以解釋成我們實驗室本身的design flow之建構並未完全所導致,
& E# H- b0 W/ u  z也並不代表每個學校的每個實驗室都會有這樣的情況,
% q2 N* L- Z/ J, y6 f所以我只是想提醒一下, 要注意這樣的情況產生, 如此而已.
8 M. T% R0 @2 S9 w3 `7 C8 W
" }% n5 v2 E- t/ Y, W最後關於第5點, 我想您是誤解我的意思了.
7 A0 s/ E% F; V; I0 C這個hierarchy架構的建立...如我所說, 它很難解釋, 但絕對很重要.
7 N( x0 D' X9 F2 k沒有實際的經驗, 恐怕它的確很抽象也難以體會.  G2 e3 \" R" r7 n, k& g# P
但這與"整個設計的流程是以designer為主導，designer如果願意盡量配合layout者那是一種體諒，絕非義務"完全無關,
( g2 q: C5 x6 c同樣的, 這是designer flow本質的問題, 難道您覺得一個ADC或DAC, 能一次做完整個chip的模擬嗎??1 U3 I: V) E+ x$ E0 t2 t8 U
circuit simulation和layout designer一樣, bottom-up的circuit/layout construction絕對是一個requirement,
, [# O" u  h( Z0 \6 R4 K2 I8 ~因此circuit designe及layout design的hierarchy架構兩者同樣重要, 而且必須相輔相成,
) H7 e/ s4 B7 s* @0 u5 G絕對不是如您所謂"能做到是最好，可是不能一廂情願的希望別人如何做如何做，這不是好現象".* i8 P2 z3 p& \. u0 b" H  t
因為這肯定不僅僅是一個"一廂情願"的想法或做法而已...這是本來designers和layout engineers都應該要知道的常識吧.
) l5 V% Z9 C) |9 ~: @( J* ~
& t) `- J% L6 C  r最後, 當然, postsim本身抽出phsical design後的parasitic RC來, 再取代原始presim的circuit來做接近exact situation做模擬,! j$ ^# P' S$ u; F  K! [  ]
當然設計的時候就能夠考慮到process variation的情況, 但一個考慮夠完全的layout masterpiece能做到的,( |1 w0 A3 X% R2 x; E" ]* G
或許比您所想的要多得多了.4 F- C0 M. [. b3 a! \; j4 I
相對的, 不好的layout, 其parasitic effect便會增加許多, 因此我也並不覺得什麼東西一定是要在什麼階段來考慮的.9 V( \* e" s$ G
我的意思是說, 若layout考慮得夠周全, 如process variation和parasitic effect...etc的情況,
) ~) J6 P  x1 Y, R6 F* d. ]; D) }肯定都還能在layout中再做補強...無論在design的時候, designers是否有將類似的factors考慮進去.' C  P" a  O5 C( @( h

+ p3 E! ~+ n4 U以上所言, 皆無任何冒犯之意, 若讓您覺得有挑釁的感覺, 那麼或許我的語氣字句表達不當, 請見諒海涵.  ^1 z$ |# I& c) m9 L5 E
或許您還年輕, 感覺您的想法有點主觀, 且格局有點不夠開闊. 0 j$ }$ Q& o* T! i- N* ~
試著跳脫純粹學術界的領域來思考或加以瞭解看看, 或許您能體會我想要表達的感覺.+ }* [& e7 z+ ^
' J: e# A4 Y, c& D" Q* e
個人淺見, 請路過先進指導, 感激不盡!!
作者: ianme    時間: 2007-6-25 10:40 PM
我不太知道該怎麼說，大的電路也是小的電路兜成的，做法也相同，不懂要出什麼問題?小的電路都正確之後才會開始去做整合電路的動作，還是一樣手打會比用畫的快。至於打錯字個人還很少發生這種問題，我連要打字回文我都會先檢查看看了。何況是做這種東西呢?
- s2 C- r8 E: B+ i& }6 K$ T# i, i5 j. X! k* C
其實因為我們偉大的製程有20%R 30%C的變動，不然根本無須在設計流程上多加好幾道手續，我想起學校教授說的話，他說一個好的設計是要從設計層面上就能夠有穩定性，而不是等到layout才能怎樣怎樣。至於你後面說的部分我認為這問題根本不存在，就個人及看到的大部分的作法，都會是先將整個系統拆解成為block來跑，最後在整合起來跑，這樣做的原因不只是功能上的問題，還有技巧上的問題，基本上原本就不存在這樣的問題
3 m' g! j! u! [3 h8 x' Y9 p! p/ N  ?" z
製程變動不過就PVT，P是製程，V是電壓，T是溫度。我要說的是這跟postsim完全不同，這方面我還蠻肯定的，因為有個老師知道我要做的東西，特定找了個專業人士給我問，也才讓我釐清這部份的差異性。細節作法有三個。考慮到全部OK的話就是(5*8*5)的特性。這邊其實我有想到可以弄一弄之後用基因演算法之類的去算，因為實在是太多組。不好弄!% I: G0 J) M' v

. H+ ^) z6 W: v3 b5 o' S火氣是不會，純討論討論，沒必要生氣。可能每個地方灌輸的觀念不同吧。不過站在designer的立場看法應該會是接近我這般的。每個設計者的習慣都會不同，同理看待別人的觀感，相信會更好。且正因為analog比較難以制度化，才會需要有人來做，如果完全制度化就變成digital的了，這不就是最制度化嗎?design flow是大致上，不過是因事因人而異的，規則是死的，人是活的。0 r0 S: w2 Z' v" l% i% W) o9 k( R  g) I
/ [& x/ @8 H  {, F7 }
說個題外話，一般Designer有可能也就是整個團隊的領導人，看法跟想法不見得會去mach底下layout者，那這時候要怎麼處理這部份的狀況呢?站在一個領導者的角度觀之，design flow根本不是那麼重要，重要的不在這邊，我這樣說可以理解嗎?正因為在個人的路上我對我自己的要求不只是一個純designer，所以看起來感覺就格外不同，其實"細節"根本沒那麼重要。不管作為在開發團隊底下的一員，適當的訴說自我是好事，可是配合上面的政策才是首要的，我的意思其實是這樣。硬要怎樣怎樣那溝通絕對會有問題，何況像電路圖一改再改那也很有問題，業界是完全的兩邊一起跑嗎?通常開始跑layout的流程的時候前段也弄得有一定程度了吧?改來改去看版本，改久了絕對會有疏忽。我甚至還有聽說根本沒做postsim就送出去的案例呢?
作者: fivehunder1    時間: 2007-6-27 12:36 AM
小弟雖然只是一個研究生; H, l& m% Z2 `4 ]5 w
在這裡只有依據話提出來8 X- R& w$ B, j
LAYOUT不識SPICE
, B0 W8 V$ N" K/ y$ s8 K便稱高手也枉然
作者: Oo海闊天空oO    時間: 2007-6-27 12:12 PM
這個有兩種情形.......  ^8 E4 L5 e$ N

7 P0 _! _; l1 J% O第一:如果你只想當個專職的layout工程師...7 Z9 t% B0 o2 t/ Q
我想對於spice的了解就不用這麼深...
! s+ }- Q$ J" R只需要把畫出來後的寄生參數萃取出來後再交給designer就可以* g+ G6 e9 v! q" A3 [: h/ ~
2 m/ P. n/ u$ p# s6 o( {& w
第二:如果你只當個設計工程師~" z, h( m+ |" a6 r
就應該同時具備有layout與spice的觀念...9 f/ `- `8 i' |! e' B8 q3 o+ S9 ]
就看你對未來的期許定位在哪...- w* v. o) e: m1 j9 w. n
  T0 G/ _4 J# h, M  l, q: x
這是我自己的觀念...7 F% C6 ?" ?* X& c) b1 J
如果有冒犯..請見諒唷
作者: shmiyi    時間: 2007-8-15 12:11 AM
標題: ic layout工程師需要熟悉spice嗎
LAYOUT不去寫SPICE 有問題還是要反應给design 知道
- c( x6 G0 v8 ]但是還是要會看得懂比較好對LVS會有幫助0 e0 U3 i6 s* c8 V# q" }- u$ A
搞不好是轉檔弄錯   造成電路圖跟SPICE對不上
/ }2 G7 V: \0 T! `無法LVS  clear
作者: semico_ljj    時間: 2008-10-23 03:25 PM
原帖由 ianme 於 2007-6-25 10:40 PM 發表 7 }+ {1 @, T: g4 [! Z0 j& T. K
我不太知道該怎麼說，大的電路也是小的電路兜成的，做法也相同，不懂要出什麼問題?小的電路都正確之後才會開始去做整合電路的動作，還是一樣手打會比用畫的快。至於打錯字個人還很少發生這種問題，我連要打字回文我都 ...
! k! `$ v: a+ R7 R( D, t
Layout Designer和Circuit Designer的配合还是很重要的，不能说谁一定服从谁，要有效沟通！
作者: wiwi111    時間: 2008-10-23 06:37 PM
我不太會有那麼多理論好告訴你,這些理論你須
; @. ~$ a7 ^6 Q( ?+ [( d消化成你自己的東西,在討論時或聊天時不經
% x7 T: R6 _) {5 _意的談出,別人就會認為你不是什麼都不懂的。  E% k9 m; j, F+ O4 R# h  A
我只想告訴你,spice 不懂,你LVS debug 就慢
9 G+ d. i8 J! J2 x* y8 T: bdebug 慢,你的效率就差,你說在這人浮於事的% }, F, V6 V! ]# S& e+ r; ~! u1 C! r8 l
工作環境中,spice 重不重要呢?
( A. a! {" E7 o' P" j2 m, u5 a# m0 p' ?) H8 _3 ^/ b9 C. F
[ 本帖最後由 wiwi111 於 2008-10-23 06:38 PM 編輯 ]
作者: lethalkiss1    時間: 2009-8-9 10:41 AM
如果不懂spice 的话，  怎么check  lvs 的错误呢？？？  看的懂spi， 绝对提高 lvs check 效率哦
作者: pkf690801    時間: 2009-11-23 03:34 PM
多少要知道一點吧................會有助除錯
作者: semico_ljj    時間: 2009-11-24 04:04 PM
看看不错。
作者: clarkhuang    時間: 2009-11-24 04:29 PM
多瞭解 都是對自己有幫助的  任何職業都是一樣吧  能夠重頭到尾都了解當然最好，多少都會有幫助, B9 B! J$ N. R
) f& y; ^/ s7 n8 k; [* Q' B7 L
如果針對 只是LAYOUT 需不需要懂得話 我想 每個公司的LAYOUT 也一定懂得不同
+ i- D8 Z. {! O: d) V
& s* e% k4 _0 I" |: M+ `越大公司的 通常(沒有絕對) 就會比較專職 再某一區塊  ，就我的認識   多知道就可以多提升自己的價值
作者: tshiu    時間: 2009-12-23 03:10 PM
通常不是都先學模擬軟體學會layout的嗎1 z! N; ?; e1 I' y
不然怎麼跑postsim呢?
作者: dreamflying61    時間: 2010-4-1 02:06 PM
学习了，不错哦！对我入门有一定的帮助！
作者: tommy01    時間: 2010-4-7 01:18 PM
應該不太需要 但對電路特性 要某種程度了解
作者: juro0827    時間: 2010-5-3 11:41 AM
新手來看大家的意見~
  u, c! H0 e4 U. ^; v(努力筆記)$ V# R' ~0 Q7 p5 J& w& c2 r  m& ]
謝謝大家~
作者: stephen1065    時間: 2011-1-16 03:55 PM
谢谢大家的分享 这是篇质量很高的帖子
作者: kerberos    時間: 2011-2-12 02:41 PM
好東西啊
3 ~3 I$ Z) k. ]! I9 J謝謝大家的分享



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