標題: CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台 [打印本頁] 作者: masonchung 時間: 2007-5-27 12:44 AM 標題: CIC支援Web介面模擬加速器的SoC/IP設計快速雛型驗證平台 隨著設計複雜度的提高， 實現電路所需的0 z) h7 b r7 M3 B X- K' R
閘數隨著增加，伴隨所需之輸入測試樣本也就越; s5 l4 ?- e- h5 [# C, P S
多，而如何在短時間內完成功能驗證(Functional , y' w9 K/ i" X0 P, W0 n& \4 lVerifi cation)就成為整個設計流程的關鍵所在。傳統% ?6 `, E9 D% V) E! |5 r
電路設計功能驗證方法是以RTL電路模擬軟體為基5 w4 S# o$ r, Y4 n" `
礎。但隨著設計複雜度的增加，傳統RTL電路模擬0 a( \; M1 s. m: x' x
方式需要用電腦去計算更多的邏輯閘，需要更多的6 J1 \2 A4 n. Q/ s2 _
模擬時間，以致於模擬驗證成為整個設計流程中最) {' z' ?/ @1 e+ l( ~
費時的一環，進而成為設計流程的瓶頸。國家晶片# `7 {: Y- x/ W
系統設計中心(CIC)為縮短SoC/IP驗證時程，引進了 c* C$ m W% L j5 l0 g' b1 EAptix公司之System Explorer-MP4CF硬體仿真平台5 t% T! N* p- Z9 a1 E d2 u
作為模擬加速器(Simulation Accelerator)，以提供+ w: g. e9 I5 n! m9 O$ Y3 _) b
更有效率的雛型驗證仿真平台。該SoC/IP雛型驗證 F L8 W. v* S% U, Y
仿真平台功能雖強大，但操作流程卻需整合了眾多 - i c7 u `' A3 L! u/ v: F& J: R6 m/ v" A" E: I
9 o* C2 B# m" y0 w) o$ o, E" h[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]作者: _eric 時間: 2007-5-31 09:29 AM
what's the attachment? paper from CIC? I wanna down it作者: sieg70 時間: 2007-5-31 03:14 PM
what what what what what what what what? - g, ?; P( S$ e : k: K6 ?% e9 a3 I( n2 E2 L( s, p看來附檔是國研院刊物的技術報告了* t8 h: x2 a7 e
; ~" H ~# }/ Y主文是講 Aptix 這一台掛掉一半的平台 : D$ N: u* {3 I9 l+ q& f% O6 y' O( f雖說可以用來作系統驗證, 不過, 感覺還是不如ARM原廠給的 Integrator或是Versatile platform方便7 H2 x: K2 U H' O, ~
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主要特色是能擴充其FPGA模組, 用N棵FPGA模組去驗證一個百萬gate數的IP0 X1 L% w, l* J, m m" k
提供了一個軟體可把這個IP給partition到這N棵FPGA% J& P' N: Y7 s' T+ ~4 N
但整個design flow還是要靠ISE及FPGA synthesizer才能work. O( U, ?8 `1 y' S% W
整個flow感覺有點勞師動眾的 / B5 ~5 P1 E" W! E" O" B$ Q9 Y1 g4 \8 S
但若設計的IP真有那麼大也不失為一個選擇 ) U! D# `8 R, h+ z+ ^1 t7 K + C3 w3 l; e4 \3 ^( k0 }6 J只是在現在FPGA容量越作越大, Aptix上的FPGA模組記得是用Xilinx V2系列 & j4 k/ [" g3 t/ g' a; D2 P所以去學這東東的價值就很值的商確了 h/ N" r% W, V3 C) K) Y6 L ' M$ {" }- f1 N" a5 Y[ 本帖最後由 sieg70 於 2007-5-31 03:22 PM 編輯 ]