Chip123 科技應用創新平台
標題:
請教各位先進一個有關post simulation的問題
[打印本頁]
作者:
handwin
時間:
2007-4-12 02:38 PM
標題:
請教各位先進一個有關post simulation的問題
我測一個計數器例子,我先用Xilinx 的ise跑出該計數器的netlist後,到ModelSim將原始程式與testbench
( v( r/ f. c5 d
0 F& b. p! z# O2 y/ g- x2 u
以及netlist一起做post simulation(sdf file 以及Xilinx的元件庫都有呼叫進來),但是在觀察波型的時候
% a8 h! E6 t" X
. @, l. q3 ~$ _* k3 Y
會發現如果testbench內沒有加上 `timescale 10 ns/ 1ps 會沒有輸出波型產生;如果加上去後才會
6 d) [+ w% Q W0 e, A3 `
) c7 ~' O6 H. U5 a, n+ _
有輸出的波型產生,想請問一下為什麼會有這樣的差異呢?麻煩大家了
作者:
greatsky
時間:
2007-4-12 07:14 PM
標題:
回復 #1 handwin 的帖子
不太曉得為何你用Modelsim simulation時要把netlist加入
9 f- [2 m5 J, g2 `
! I/ M8 i* |) _: i9 D' {
我通常在Modelsim project中添入 原程式 與 testbench 就可以執行模擬
- J6 z6 G1 \ C, f E4 Z$ n
在simulation環境下需給它一個timescale 以利tool去判斷該在多少單位時間下顯示其波形
# _& k3 s" b2 C- ~
/ x$ L! O3 q# [4 T( \: u
其實你可以去改10ns/1ps你應該可以發現模擬時的時間單位會變動
3 V0 n5 E* u4 l* K0 y( |
不過，我印象中若沒有寫明的話，modelsim會給一個預設的單位時間
; o; r( N) ~! ` d0 J; S0 O& B
# d2 E9 ]' W6 K- S
這是我的看法，有錯請指正
作者:
handwin
時間:
2007-4-13 09:18 AM
1.大大您好,首先非常謝謝您的解答,不過您所說的應該是功能驗證,不包含時序驗證;而發問的問題發生在時序驗證的階段.階段上有其不同的目
' B- Q( ?8 G' y
的.
- h. { q6 N0 h, h
2.之所以要加入netlist一起編譯及模擬是為了得到各元件的內部延遲時間,而呼叫sdf file是為了得到元件外部連線的wire load delay(我也不確定
& r* J1 c) a w$ n
詳細情形是不是如此,有誤請前輩們予以指正)
# a& m- {5 E9 U3 s* _
) G, S7 j$ ?' X* ?
[
本帖最後由 handwin 於 2007-4-13 09:31 AM 編輯
]
作者:
tommywgt
時間:
2007-4-16 02:19 PM
我不知道你的問題出在哪裡, 不過我不管是function simulation或者timing simulation都會加`timescale 這個虛指令的, 另外ModelSim在load top module時可以指定simulation resolution, 我也會指定, 但是沒出現過你所說的問題也.
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2
# a& m- {5 E9 U3 s* _