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標題: Trimming method? [打印本頁]
作者: sjhor    時間: 2007-4-2 04:27 PM
標題: Trimming method?
類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!4 c  o5 _6 ^  O* C4 P4 |: Z
不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!0 z0 H/ |1 a' J
所以  trimming 是類比IC的 不可磨滅的痛
! X5 A" v$ s* G6 r/ b6 f
/ E" O9 j- A/ ]) e* \, PTrimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?' {# D# Y' E& [
Fuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?4 }/ ?7 |* O# Q3 O- [4 b& e
, g! S4 V6 n8 P7 K4 j3 E: S9 x
Repare  rate 又是如何?
4 T; f$ Z. M, w# u$ W6 u4 q9 b3 t9 q6 H
這些種種的問題，都困擾著 analog IC 的進步!$ s+ Z: }" @% l# e
( o& C3 N% L, l
所以  希望大家  不要令惜分享既有的經驗!
6 v  o: Z2 z% b. Y
5 u. b: @, o# y# n" @你的經驗就是知識的來源!
3 A* R$ T) `# h; g8 |/ o: D) f% d
以下是 Fuse & Trim  的相關討論:
% j; @9 v# H1 B3 s: Mpoly fuse 的問題
4 F& U8 D; w; y( B8 t8 ye-fuse?  
" }3 O% ^2 ?$ ~# qpoly fuse 大約多少能量便可以燒斷? 3 `/ F" K. c. w5 G+ h- j
如何判断poly fuse 已经blown  
1 _' n; B& X9 o( P有關poly FUSE的不錯paper給大家參考  # j1 H9 }) N3 {* G2 @
Laser Trim ' u. p; d) P+ R' v1 @' i1 x2 b- W
做完laser trim後內部的電路被打傷的情況嗎？  5 @5 L. ?. `. t1 R
Current Sensing Resistor Trimming!!   
7 i, t9 t4 c+ z& [* z2 s" a  ^5 r! U请教做laser trim的注意事项  5 m" w- M5 }+ F( Z
Current trimming 要如何做呢?  4 M( v- G# H9 g

3 X8 ~+ c0 M! {# R  Q
# A" f/ f- U9 p; o9 k% ^; k) x) H: ^- g0 N& M, y4 P
- S( ~1 G+ _# ?% ]2 X* Y
[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]
作者: DennyT    時間: 2007-4-8 11:30 PM
標題: Fuse沒搞好也是要立正夾X蛋的
Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
* u  s) b2 j/ {# y& i2 Y& QCurrent Trim可以合併在wafer test時實施, 花費不大.
& W1 `) k& q, }' z1 O. Q$ f  R3 lRepare rate需視你設定的trim range是否能cover foundry最大製程漂移: P: O% ?7 P* l; r, ^# M
而trim step又得考量system的精度要求
- A+ S4 L) O! U" @; e3 O最後就決定了需要幾個trim PAD來達成上面兩項要求
; e! J' _8 b" g9 u8 J" A# ]5 H+ {; ~! P  K: y5 p! T' ]' S2 y. i
一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.
' `+ v2 ^# C, G4 ~1 q  ]9 w& @3 d0 f5 h5 Y/ C
不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷," ]- \0 I7 E" Z
封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上" e/ _1 r( w4 a2 n
方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了... 3 k1 K3 A  }2 M# O5 B; z" h1 f1 }+ _( n

( o/ c: x( Q8 x2 t6 G後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不5 Q# G# @" Q. R8 l; X) _
絕到大陸客戶夾O蛋的人潮...
作者: sjhor    時間: 2007-4-9 09:19 AM
原帖由 DennyT 於 2007-4-8 11:30 PM 發表+ I' s0 r" F& n; F7 z0 b  J
Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
% }, N3 d# u( c( u; O  I$ c/ [Current Trim可以合併在wafer test時實施, 花費不大.
/ u4 t! x. X: O1 j9 WRepare rate需視你設定的trim range是否能cover foundry最大製程漂移" |2 J8 O, G2 U9 r; P$ O) ^
而trim step又得 ...
  K) q4 J' a9 l7 z* w

+ e! D0 t; M" e- P# u$ e感謝回覆!
2 K5 g5 }4 n- G  ^
. m) m1 o# Y" zCurrent fuse 因為需要長PAD 所以面機會比較大!2 E/ `2 f: B3 t" n! m/ A
Laser fuse 不需要長PAD  所以面積可以做的比較小0 S" I) i0 O* I: q4 h1 \
6 w$ f% x+ m1 Q# r3 h! x2 p  I
Current fuse 比較方便  但因為有積碳的問題  所以要清針
  Q' `$ x5 v* JLaser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部. M0 ]% {+ v2 f' t

% Y7 ~' |2 U7 L0 M$ ~* D清真要多久清一次比較好?- N% ?. e6 X$ I/ b
Trimming 完畢經過封膠後  依然會有漂移的現象如何解決?3 S- z! O2 ~0 t3 @
也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!
# B& Y0 y! P* ^* N5 `: A除了以上兩種方式之外  是否還有其他種方式?
作者: DennyT    時間: 2007-4-10 01:07 PM
其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.
* X% f# q( I  [5 g  S+ q" ^
# x3 u% y7 p) M* L# c3 Y至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
; _' P) S$ i/ F  E. e電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.
; Y! H' u9 W/ T7 a/ V$ p3 d" g* i' m1 `7 t. M1 S
超出規格外的IC開蓋後是否回復spec內?
9 h5 G5 A" a" E* ^是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
0 q  l9 @2 S$ @否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.6 b  [# J1 ^+ I7 }
/ q2 x( \7 J" x4 r6 M
將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
2 R) p* _1 V, [7 ?( w; Y如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".
作者: sjhor    時間: 2007-4-11 10:37 AM
感謝  DennyT 大大詳細的回覆!+ p, @- d# @# B# L4 f, m' f
你的建議  我改天會去試一下!
' P4 r$ o" ^! l* A積碳這個問題  應該很多人都會有這個問題' X- O7 D9 O  a8 H/ ?, d
因為測試機台都有清針的設備!4 l# D: a6 c  A( \1 e  i
不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
, V) `9 p8 o/ S所以  若大家有這方面的 rule 或是經驗  請提供出來
( d7 X) v  j- Q8 y1 `* N非常的感謝# U" u  T: Y  j5 a: A
超出規格外的IC開蓋後是否回復spec內?
& p! b1 D5 ^  m' L# U; @是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!- O* Q5 G: ^  t- p
因為查不原因!
作者: ssejack1    時間: 2007-4-11 01:23 PM
積碳是有可能發生的!( X* \) J3 K# g0 X. `9 J" m4 Z
因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!
作者: DennyT    時間: 2007-4-14 10:02 AM
Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,( f7 f. Z! \+ f8 j7 S9 w2 Z
trim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
# s3 S- T; `; s2 s0 _  m量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE+ G! E6 A7 O1 o, y; |7 y. U6 m
都trim到離ideal value最近的區間, 留阿收比給封裝.
& K1 l( L6 k6 Z$ Z- [: l% n! w4 w4 h. U0 M. e# Y( Q
不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD8 F7 y! u& T, L" q2 k' j
output buffer太弱, 連金線的RC都會改變輸出?- K' x, S4 D+ z8 y3 x3 B

2 ?+ d8 s+ d- _6 Y% D2 u另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,/ i8 \1 ~: B. o& ?
不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
* i1 T4 s, c  W! O( X% A" O8 l- K6 j鑽石刀片老化, 增加耗材成本...% C6 H8 g0 r" r1 c1 {# D& B
! }0 ]; x- U: c+ V
[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]
作者: sjhor    時間: 2007-4-17 08:19 AM
標題: 回復 #7 DennyT 的帖子
fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
+ _! i2 l: |2 J( R) l+ L' o7 K2 L& W在省電的拷量下   這些的電阻值都相當大+ ~2 {6 u8 x# C2 `6 |! O" z6 S
連 probe 的 RL & CL 都會影響!
8 c! |0 u( I$ U8 B* ~9 a, C& o& ]% E
所以  相當討厭! trim 不准  還有機會修改" O" G! M7 p- ]! R8 z
不過  常態分配變胖  似乎就沒則!
, K2 N9 i& o( k2 j6 N當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖
& q. V7 t) k* w5 |die 太小  不適合 coating! 否則會好一點!
0 D& i; i# x; Y2 J1 V4 l
8 k6 r, @, h8 w# {/ `. Mtrim PAD是可以lay在scribe line上的, 友申請專利的價值唷
! e* v- @  y% O; j' A3 w' f不過  要先給我用  因為已經曝光了!" H" A$ `" ^6 T5 U) M* ]. R( t
, Q2 @4 h6 Z& q( M; T
[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]
作者: DennyT    時間: 2007-4-17 08:25 PM
標題: Good idea就分享, 這才是工程師本色
哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般, / I: L/ O' k" \5 I$ Z* C% [; w- O
任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
9 H6 i' b1 X1 {/ h  H的大公司, 那就不如回家種田算了.
作者: cktsai    時間: 2008-1-10 07:34 PM
標題: 回復 8# 的帖子
Trim PAD lay 在 scribe line 早在1998就被申請專利了
作者: sea    時間: 2008-1-30 04:56 PM
標題: 修整電阻
各位板上前輩,
3 K8 N1 q* g+ i我之前在fab工作 現在在讀書
7 h( q) F6 `7 }7 u1 @做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準
: X" g4 _5 X. l8 k! K# Y7 v所以他問我 製程中如何控制阻值 8 l4 r) I2 J# J1 @
我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣6 F2 O$ S8 C6 Y! Y. a
後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧
# q$ {" ?. F1 \9 Z我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問& T9 s# t! k0 A9 d0 G0 h
http://video.yahoo.com:80/video/profile?sid=2906735&fr
; S0 F3 b$ m. b6 s首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?3 g% D5 N6 B$ h6 }7 J1 t
因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧
, R" v  @: `! P- t, M! G有可能細微調整熔掉一點點poly嗎?+ x1 q) O' q0 W* Q* x
或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?
- }- M' O" ?+ ^( e更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準
- z, _: X  M2 K所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?# @: o3 Q7 w; s! E

: [1 d3 Q& i4 F' }4 E  |煩請各位前輩回答 謝謝
作者: sjhor    時間: 2008-2-20 07:20 PM
標題: 回復 11# 的帖子
這是以前厚模電阻常用的 laser trimming 的方法!+ U1 Z; I' M0 K: m) c4 ^
他可以將電阻的精確度提高到很高!!% r7 `; l7 {3 b- l, D
以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!
8 K5 S6 |4 |( [: E" y' ^$ y但是國內的晶圓廠比較沒有這種的厚膜電阻!!9 {+ E' `0 `# R$ z) J$ d
且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!1 m; h0 K; \8 N- a& V$ O0 z
比較簡單易懂  也比較耗設計!!
作者: DennyT    時間: 2009-4-13 11:50 AM
原帖由 sjhor 於 2007-4-17 08:19 發表 : s, ]3 d" [2 M3 P$ ~" p- W2 t7 [( _
. h. m& o! G5 t3 R- {
所以  相當討厭! trim 不准  還有機會修改- I7 _( C# O4 M: K! u7 r
不過  常態分配變胖  似乎就沒輒!
: l3 L7 J9 o8 t; ~. a, ?& Q: Y5 U2 y/ V當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖& v, A% }& E% P0 x
die 太小  不適合 coating! 否則會好一點! 餘略 ...
, ]" s/ w8 y( L# P# n; D3 w
! z% l3 P7 @! {6 i, E
由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。
* G8 o; @4 {/ H3 }6 l9 W! a( {8 l6 V& E# d
這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。
1 g7 Y5 [& C  ?" T7 V0 N- f
% m  m! L: ^7 `3 v! V# U' i
原帖由 cktsai 於 2008-1-10 19:34 發表 5 f+ Q) P7 c- O% w0 w* L, L
Trim PAD lay 在 scribe line 早在1998就被申請專利了

3 t( b8 }1 q# X. A1 H9 q4 {  z) ^. w/ X) E
反正封裝後的DIE也沒scribeline，要抓包的難度不小。
作者: stanley547    時間: 2011-6-29 11:53 PM
感謝大大分享  努力學習中



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