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標題:
Partial Reconfiguration(Xilinx FPGA)
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作者:
grant0920
時間:
2007-3-30 12:28 AM
標題:
Partial Reconfiguration(Xilinx FPGA)
版上的各位先進，因為在找資料，無意間也發現了此討論區，
$ a; H5 H8 V5 T: x/ s \
因為我目前也是在做FPGA相關的研究，目前還是學生而已啦^^"
( A0 I% N [# ~
想問一下下，版上有人對這方面有研究的嗎?
5 R Q6 Y) @: j0 ^ R
Xilinx FPGA(Virtext II/Pro, Virtex 4, Virtex5)可以support partial reconfiguration，在PR flow上一直出現一些問題，若有經驗的先進想和您請教，非常感謝:>
作者:
tommywgt
時間:
2007-3-30 11:03 AM
我建議你用這套tool
+ J7 E, s$ W. J3 g
8 z5 ~) c2 P" A# A1 g$ _
PlanAhead Design Analysis Tool
1 Z7 u. f9 i6 Z
- w4 A; _9 a$ }" V: V2 @* \ e
這個也是Xilinx tool之一, 好用的好東東, 這部分Altera就沒有的樣子
作者:
grant0920
時間:
2007-3-31 02:00 AM
標題:
回復 #2 tommywgt 的帖子
嗯嗯~~PR只有Xilinx有，PlanAhead這tool我有用過，就Xilinx的文件有提到有support PR，但在不同的modules的communication用bus macro會有問題，早期Tri-state buffer不保證可以run，新的
& S9 \7 G2 J1 A6 |; t# M! O
slice-base bus macro在Virtex 4也是會出現問題，不知版上是否有人也在做這方面的研究?可以互相交流一下，謝謝
作者:
tommywgt
時間:
2007-4-3 10:05 AM
老實說這個tool我沒用過, 我只是聽用的比較熟的同事說超好用的, 所以我想是不是你哪邊沒設定好的關係呢???
作者:
tommywgt
時間:
2007-4-3 10:07 AM
另外, 給你良心的建議~~~儘可能不要在code中寫tri-state
) z6 s& L. W' J) Z
如果是PLD的話, 在最後的top module加, 如果是ASIC的話, 選個bi-directional的IO pad就好...
作者:
greatsky
時間:
2007-4-4 10:52 AM
Partial Reconfiguration(Xilinx FPGA) 這東西我玩過
. y6 @3 [6 b6 Q% V1 M4 k5 @
老實說，我碩論是做這個的 XD
" d! e9 }6 j& h% _
我最多也只做到可以置換啦，那時我是用Virtext II/Pro 再設定它的Bus Macro 若設定規劃得好
( { P% H" S( s6 u, s! z& y
基本上communication可以弄到正常，不過挺麻煩的，我記得我的bus macro是用tri-state做的
. f" y5 t: F; V
但做好後是會怪怪的，它的spec.是建議這樣使用也別無它法可改善，不知道你的問題是??
作者:
grant0920
時間:
2007-4-5 01:28 AM
我們是要設計加ICAP做self-reconfiguration.....
& H, Z# {) B8 w) l5 D9 n% D
目前由EDK加上HWICAP，然後export到ISE做modular design.......
4 V: q6 u7 J- i \! p6 s( V+ |4 L
請問一下，那你的nmc file有轉成xdl重新更改嗎(自己設計新的bus)?還是用原來Xilinx提供的而已??
3 B7 |( G2 Q( N3 K5 {$ }1 s
你的configuration是用JTAG? or selectMAP?
$ U! T6 J U+ I. K5 |2 A! |
還有你之run那個flow有沒有遇到什麼問題?
3 v. ~& X) M k# {
應該是用ISE6.3?
" o" A" P8 B% t2 ^6 M# M5 p
目前是有新的PR flow，也有新的slice-based bus macro，ISE要改成PR version......
3 _8 I9 B9 d4 @! |- d" x
Virtex II/Pro你應該是採用column-based，目前有提供tile-based.....在Virtex II/II Pro、Virtex 4/5都可以......
8 q1 G8 L' o/ B* ]6 X
可以和你討一下論文嗎?還有source，謝謝
9 q) X: U' y$ o8 L, N0 H* @3 ~
: C) ?2 q6 i" |8 k% r
P.S.元智畢業的同學嗎??有看過一篇
作者:
sakho
時間:
2007-8-28 10:38 PM
1. 自己設計新的bus? ==>建議:用Xilinx所提供的
( V8 o4 R* ]. e( h
2. JTAG? or selectMAP? ==> 基本上 JTAG就可以這樣玩了.
, Q. f# H" l+ K& G; J. U/ b' N
3. ISE6.3 ==> 挑個最新版的來用就對了，學校的研究單位，Xilinx應該會免費寄給你們吧。
. X; J# x9 c' m4 [
4. 如果需要Source 的話，建議上Xilinx的網站上去下載範例來玩玩，馬上就可以捉到那種feeling了。
6 Z1 i$ b5 i: S8 C2 C9 \
1 V. T- u4 r6 P
這樣不知道有沒有幫到你的忙~~~算一算日子現在應該畢業了吧~~:o
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