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標題: 如何計算Dual-path PLL loop bandwidth? [打印本頁]
作者: neterlin    時間: 2007-3-14 02:31 PM
標題: 如何計算Dual-path PLL loop bandwidth?
Hi,  `+ x! n& F  {: T
   有人做過Dual path架構的PLL嗎?loop BW該如何用手算?
作者: hawka    時間: 2007-6-1 01:41 AM
標題: 回復 #1 neterlin 的帖子
我直覺的想法就是把兩者的tansform function相加
, N5 g3 n- C8 R4 m8 `( G& N  u4 e[Kch1*((R1)//(1/SC1))*Kosc1+Kch2*(1/SC2)*Kosc2]*(1/S)
& |) x% m1 P- J' ^1 m' q' `求得BA(s)) U. X4 b0 n$ \9 u& k& A) t5 i
再來推導其BW  r- I. z6 c3 p& k! G* Q6 l
由上式會產生一在原點及1/R1C1之兩個pole, 另會產生一個zero
+ h" I# ^; ~' R. i2 u0 B, s為求穩定zero須在pole之間( }& f8 q% M! y9 i: A1 M0 J) P4 z2 E
/ E1 r  K! n+ f: F. L$ T, L
以上為個人一點淺見
+ B+ J1 V8 a( Z4 C% N# b如有錯誤, 還請指教
作者: afor    時間: 2007-12-13 03:03 AM
可能還是要看spec的需求,若可以的話: k! }9 H! c, O0 g( ?; ^
應該在某些條件下,可以簡化成只有一個迴路6 x  r4 ?4 q8 P$ S4 U
那就可以簡化成傳統的PLL
作者: mmtx    時間: 2008-2-11 02:10 AM
如果我沒想錯,這應該也可叫做two-point modulation.0 F; V0 `3 f" ^3 x" L- @
可以說是low-pass(kch1)和high-pass(kch2)兩個loop.
5 R: w! o: e  j% ^1 vLP是locking frequency,HP是introduce mdoulation,8 ]" z  w- e) t+ j0 f) V0 f
所以基本上LP path的BW要和HP path的BW一樣,3dB cutoff freq.
; W7 {' S2 E' s要設計成一樣,這樣就能保證flat frequency response in whole loop.
) S/ Q4 ^) p3 I0 t6 x" a4 a$ S4 u/ y3 C# K2 E1 Z; b
至於loop BW的計算就是trade-off between phase noise requirement , n% F: r% W8 ^9 i1 p8 \
and modulation quality depending on the application.



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