Chip123 科技應用創新平台
標題:
電路模擬上最頭疼的問題
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作者:
chip123
時間:
2006-10-13 11:48 AM
標題:
電路模擬上最頭疼的問題
瞭解一下大家在電路模擬上曾經碰到過哪些問題。願意分享些經驗者，賞+3 RDB 以上!
作者:
brian_shu
時間:
2006-10-19 09:43 AM
大家好,
. B E2 z3 M5 W# R* o
3 o5 Q# E+ ^# p3 {0 R8 D! w; O( M
我是 NB EE Simulation engineer.
8 J! o9 ?/ g! ?) u4 B
我覺得最大的困擾是 有些資料無法從 IC 提供商那邊取得
1 }2 ^# E$ P3 z$ H( q
(例如 IC Package Model with power/gnd effect 對Power Plane 是理想的設定下 是不需要上述的資料 可是要做 SSO/SSN 或 Power Integrity 時 就很需要這些Data.)
1 }5 K* _* X4 O! ?5 l3 \8 P9 Q; Z
0 A* x- S% W/ d8 H. ]. R: p* w
資料或模型不足 很難做到後續EA的驗證~
# _+ y0 f2 C" w% b: z, K9 U
0 F$ m! J* I% K6 u) F1 L, L5 c3 N0 q
這是我目前 做困擾的事~
作者:
henrylai
時間:
2006-11-10 01:07 AM
PoSim時間過長
作者:
masonchung
時間:
2007-1-14 02:57 PM
標題:
回復 #2 brian_shu 的帖子
請問您如何做SSO/SSN 或 Power Integrity ?
. T0 k, ?& h* a9 _' f8 T
用啥軟體模擬呢?
( o8 r2 ~7 H0 e7 `7 e0 M/ _
/ a' u8 Y* P z2 F* W4 ~
我蠻好奇的是NB EE Simulation engineer要做那些模擬?
作者:
andy2000a
時間:
2007-1-17 09:45 AM
不同 case 要分開說
% C3 y; V O4 x+ a5 m2 v0 @3 P
: U0 r* ?. U1 U
SOC design : digital 很多 analog 一部份 .. co-sim 要很久 因為 兩邊要互相等 萬一 analog 很慢
8 Q# l# \5 @# m0 p9 }
但是 不跑又不太行 , 除非使用 behavior
0 ~* K% \9 W+ @4 {0 c* v
HDL : 如果電路大 post-sim要花不少時間
0 S) s: c* F0 x
analog : 不準 就算 hspice 還是一堆不準 , 還有 postsim 還有會發散
0 O6 p0 R2 S. @2 l8 _ K6 t% j
RF : noise 問題吧
作者:
edward0519
時間:
2007-3-27 05:27 PM
模擬軟體準確度差，很容易造成Sim Engineer自信心不足，
; @; x$ P7 L/ G+ G5 |5 \2 F
總是無法找出最適合的論點去解釋issue。
( E' [$ A+ p8 ]
模擬軟體收斂度差，在HSPICE相當常遇到，
, N% O: i; V7 k' c j1 c4 o
雖然能利用某些指令將其收斂，但相對的也會影響準確度。
) T+ Y+ E1 l0 I! Y4 A
軟體無法支援multi-port S參數或w-element，
2 I `/ j, C9 d& w3 V
我想目前不支援這兩種格式的sim軟體，應該沒辦法存活在EDA界吧！
作者:
ahsi
時間:
2007-8-20 03:44 PM
基本上我是覺得有兩個地方
# }2 e g3 t+ c* \0 o! T5 b: `# O
第一:軟體的模擬時間太長。(等到要睡著了)，只好犧牲準確度囉!!
+ ?, m* E% [4 D7 i7 M- G
第二:軟體的收斂度要注意。。。
作者:
yhchang
時間:
2008-1-27 11:37 AM
有些電路的模擬 一定要用準確的軟體來跑
( `. O6 t2 G3 ~& M% `$ o7 a
但是又會花很長的時間模擬
- W! q. x1 ~; i- U% p
所以最後就變成 自己作電路計畫的時程非常重要
% K/ t. E3 h b. J
不可以把要跑很久模擬時間的工作擺在最後做
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