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標題: 未來，我會將SystemVerilog用在? [打印本頁]
作者: chip123    時間: 2006-7-12 04:48 PM
標題: 未來，我會將SystemVerilog用在?
IC設計語言改朝換代，你會說 System Verilog 了嗎？3 [; R+ }( j6 K( b& ^/ j
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System Verilog雖然已經在IC設計業與EDA工具業界討論多年，在EDA大廠Synopsys補上SystemVerilog Verification IP元件庫與SystemVerilog parser後，其他幾家主要的EDA設計工具供應商，如Cadence、Mentor Graphic，以及Altera、Synplicity等FPGA設計工具供應者，也都有各自的SystemVerilog語言支援計劃.. * O+ H. ?, s( {7 l
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至此，IC設計團隊終於可以用完整的SystemVerilog環境來進行設計開發專案了嗎？大家來發表一下看法吧！懂System Verilog，會是未來IC設計工程師必會的吃飯傢伙嗎？
作者: masonchung    時間: 2006-10-8 06:07 PM
SystemVerilog能取代系統整合的工作嗎( ^5 S" h& N& K; @. n' j/ N4 ~
若是只能設計模擬系統界面運作情形4 Z$ q) i3 O9 ]! N  M$ h4 E  n
跟本是不切實際) m( Z5 |( E' n5 a2 f6 l  V5 W
現在的系統整合公司就很厲害嘞
7 r1 N- Z2 C  k2 x- [1 T) Q3 g基本上要模擬系統的運作情形最好是用FPGA  z& V  n7 m4 E: n4 @+ i* K
若是光靠工作站真的會等到白髮都生出來
作者: nemo    時間: 2006-10-13 03:04 PM
對於SystemVerilog的語法，我是不太了解啦
) H7 ~) ^, g+ p6 B不過就我所待過的兩家公司而言，以及週遭所認識的人
; G' N  P* O1 p4 k6 ~3 ?0 ~目前都沒有或不會使用SystemVerilog
0 E- e, {) G3 X' z) U5 C( M- x我想現在還是不普及吧
作者: waynez    時間: 2006-11-6 11:38 AM
標題: 回復 #1 chip123 的帖子
用在verificaiton上吧，systemverilog有OOP，用來建構testbench會比用verilog來的好  q7 ^: O: w+ `* C( P" U5 ~0 @) O
此外也有assertion，有functional coverage一些幫助debug的東西
作者: chip123    時間: 2006-11-12 09:23 AM
標題: systemverilog和systemc 哪個更有前途？
systemverilog和systemc那個更有前途？如果目前還看不到systemverilog的大規模使用，不知將來會怎麼樣？
作者: hgby2209    時間: 2007-1-3 12:52 PM
據我所知目前 systemverilog 應該大部分是應用於 Design Verification (Test bench 或 Assertion) 方面, 未來我也想試試用  a) M5 M' V; q6 {
systemverilog 來做 verification ...
作者: f888888x    時間: 2007-1-5 03:28 PM
:' F- ~& M, o8 N  q
      我也在觀望?!
作者: hycmos    時間: 2007-1-16 12:49 PM
我了解有verilog-A可用于system,而且也最近被synopsys支持,不清楚systemverilog和verilog-A有什么區別,哪位朋友能幫忙解釋一下好嗎?
作者: jiming    時間: 2007-5-7 10:50 AM
標題: 國家晶片中心與新思科技攜手推廣SystemVerilog設計語言
為推廣新一代設計語言SystemVerilog，國家晶片系統設計中心（National Chip Implementation Center）與新思科技（Synopsys）合作，持續開設免費SystemVerilog語言訓練課程，供大學相關系所的師生學習。由於SystemVerilog語言可廣泛應用在先進電子產品的晶片設計，並顯著提升設計的效能，此一推廣工作將有益於台灣高階晶片設計的產業發展。$ T# y% o0 b9 M, B: p7 ^

7 O5 r. g; J# S" F& t* x4 T國家晶片設計中心主任周景揚表示，SystemVerilog已獲國際電機電子工程學會（IEEE）通過成為標準，這項設計語言是業界第一個將硬體描述與驗證統一的語言標準（HDVL），可廣泛應用在先進電子產品的硬體設計、規格開發，及驗證等流程，可說是深具潛力的新一代設計語言，國家晶片設計中心很樂於與Synopsys合作，共同開設SystemVerilog的訓練課程。; _5 c. H" M9 K- X2 v# U

& ~$ T) V1 [% N1 e/ y* \' N; s. {第一期的SystemVerilog訓練課程已於2006年12月中旬展開，吸引上百位大學系所師生前往聆聽，課程的報名與實際上課人數都超乎預期，可說是晶片中心開辦的課程中最受歡迎者之一，最近一期課程則計畫於2007年5月中旬展開，未來除了新竹之外，也可能在南部的成功大學舉辦，以達到廣泛而有效推廣的目的。* ^: n) q1 n2 X" P4 K* k
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台灣新思科技總經理葉瑞斌表示，Synopsys是率先使用SystemVerilog開發先進EDA設計軟體的廠商，也是此語言標準的主要技術貢獻者之一，目前全球已有150家以上重量級的IC設計公司部份或全面性的採用SystemVerilog，它可以有效提升硬體設計、規格制定、模擬及驗證等的整體產能，特別是large-gate-count、IP-based、bus-intensive等晶片設計，可以顯著地降低設計風險，加速產品上市的時程。
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% j/ q7 q" a4 a* X( dSynopsys於2004年9月即在台灣成立研發中心，是第一家在台灣成立研發中心的EDA大廠，透過「台灣研發中心」計畫的執行，Synopsys目前在台灣已投資超過新台幣5億元的經費，為台灣培養半導體EDA軟體人才達120人。
作者: jiming    時間: 2007-6-6 08:35 AM
標題: 驗證語言使用調查　SystemVerilog人氣上升
上網時間 : 2007年06月06日     ) k/ B. G! U' v0 Y* Q
http://www.eettaiwan.com/ART_8800467322_480102_NT_9182c2a6.HTM?1000013147&8800467322&click_from=1000013147,8785474229,2007-06-06,EETOL,EENEWS ! A9 o* V& C8 `8 o3 ~" M2 r8 \& _

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John Cooley針對818位工程師的驗證工具使用狀況調查的第二部份已經發表。該調查發現，SystemC的使用率大幅落後於設計師兩年前的預期，而SystemVerilog的使用率在上升，但大部份用於驗證而非設計。
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根據四月所發表的第一部份調查推斷，工程師逐漸規避特殊化的驗證語言，繼續青睞Verilog，而且在模擬方面逐漸捨Cadence、轉向Synopsys。這項從三月開始以Synopsys使用者社群為基礎受訪者，總計發出2萬5,000封電子郵件的調查，總共有818位受訪者回覆；調查的第二部份著重於SystemC和SystemVerilog。
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在2005年的驗證調查中，42%的回覆者表示將在未來6個月內在計畫中使用SystemC。可是在2007年的調查中，只有23%的回覆者表示他們的計畫在使用SystemC。Cooley對此表示困惑：「不過我知道Synopsys一定會說，這證明了他們在多年前棄SystemC而擁抱SystemVerilog是正確的作法。」 : I* v7 d# U3 J$ N

, h2 }+ q( e' n2007年與2005年的調查只有一點維持一致，即SystemC的用途。在最新的調查中，73.7%在高階建模(high-level modelinng)中採用SystemC，64.2%用於驗證，僅有5.8%用於設計。最常用的SystemC工具是免費的Open SystemC Initiative模擬器，其次是Cadence NC-SystemC...
作者: jiming    時間: 2007-7-11 03:48 PM
標題: 思源科技推出新版偵錯平台 大幅強化效能並加入SystemVerilog支援
（本報訊）電子設計自動化領導廠商思源科技(2473)，近期推出大型數位晶片以及系統晶片（System-on-chip）偵錯自動化平台Verdi的開發藍圖。新版Verdi偵錯平台整合了不同階層的設計語言及工具，能有效將系統規格到晶片實作的驗證時程縮短一半以上。思源最新的進展是能在整個偵錯平台上增進三到十倍的效能及容量，並在SystemVerilog語言所引導的驗證方法上加入自動化偵錯功能。, f1 H/ j" i/ n/ |% w; c/ a
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偵錯平台效能的提升，重點在於能否快速讀取大型設計中工程師關心的重要部分，並提供隨需 (on-demand) 及漸進 (incremental) 的執行方法，來加速自動化設計分析及追蹤的能力。思源科技也在新版的Verdi自動化偵錯平台中建立了完整的SystemVerilog支援架構，其中包含了SystemVerilog Assertion(SVA)、SystemVerilog 設計程式碼、以及SystemVerilog Testbench(SVTB) 的完整偵錯方案。這些功能將從2007年7月開始逐步於每季更新的Verdi 產品中釋出。
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* c& l7 W+ i; N6 b思源科技資深產品處長茅華表示：「現今大型晶片設計動輒超過上億邏輯閘，對於要了解晶片設計內部複雜架構與行為的工程師來說，無疑是個龐大的挑戰。我們提昇了Verdi的效能、容量、和功能，讓偵錯自動化與不斷增加的晶片大小和複雜度並駕齊驅。我們的客戶便可以安心的使用最新的標準和技術來針對複雜且巨大的晶片進行偵錯。」
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, k" R+ J' v. I' a- k1 ?- E思源科技針對已被視為業界標準的快速訊號儲存資料庫（FSDB）進行大幅改善，不論是在取得訊號資料的速度以及有效接觸晶片內部訊號的機制上，皆有長足的進步。對於反應時間及記憶體使用上的直接影響更是令人印象深刻，例如加入訊號到波型顯示器的效率增加了五倍、在程式碼和邏輯示意圖（Schematic）上追蹤及顯示訊號值的效率增加了二到十倍、比較大型FSDB 檔案的效率增加了三倍等。
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: G5 [& G5 Y! K& q此外，思源科技開發了隨需(on-demand)及漸進(incremental)執行的特殊資料庫以增進偵錯的效能並支援更多的先進功能。這些功能包括：可在區塊階層（block level）中，以十倍速度與1/3記憶體執行設計行為分析（behavior analysis）。而思源的設計知識資料庫（knowledge database, KDB）也將會採用此種隨需執行的方式，來加速讀取資料和處理的效率。未來更將持續對FSDB的資料處理過程做最佳化，以期達到更大的進步。
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關於SystemVerilog Methodologies：
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& G  k  T. x: `' i& i, D使用SystemVerilog 作為以Assertion為基礎的驗證方法和撰寫Testbench的標準，已是產業的趨勢。思源的偵錯平台支援了SVA(SystemVerilog Assertion) 以及 SVTB(SystemVerilog Testbench)，根據這些新方法抽象和動態（abstract and dynamic）的特性，思源提供了以下的新功能：4 }- G4 u4 R& ]# {) X4 _
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SVA：快速的離線斷言(Assertion)檢查功能。新版Verdi偵錯平台的斷言分析引擎會自動的標出斷言的錯誤點，並在不需重新執行模擬的情況下自動的計算出斷言的結果及執行過程的數據，以加快偵錯的過程並減少重覆模擬的需求。6 M# T$ K! t- b8 A
SVTB：提供傳統的程式碼觀察及追蹤功能，以及先進的瀏覽器以觀察、分析、顯示及追蹤動態資料（dynamic data）與Class架構。
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科技小辭典：1 L5 k" \0 n, I8 Q
Assertion斷言
* z5 j  s1 m+ T* U, W- j% t1 P例外是程式中非預期的錯誤，例外處理是在這些錯誤發生時所採取的措施。有些時候，您預期程式中應該會處於何種狀態，例如某些情況下某個值必然是多少，這稱之為一種斷言（Assertion），斷言有兩種情況：成立或不成立。當預期結果與實際執行相同時，斷言成立，否則斷言不成立。



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