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標題:
verilog 觸發問題
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作者:
peliuya
時間:
2009-1-5 04:17 PM
標題:
verilog 觸發問題
今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
. n' t) v1 D8 U4 ~/ @
/ |; i# d' v3 x9 \& l
正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
2 d0 k; w8 T( d }$ \. K0 |
. Y0 G9 m2 O. w" A* @4 ~
sys_signal 此訊號為 60 Hz , Duty ratio 為 50 ％ 的方波
5 R5 O9 e6 Q2 L$ F) n1 Q# Y$ c
' i0 c5 G% m7 y
請問應該如何撰寫此段程式？
作者:
nesty.tseng
時間:
2009-1-9 11:20 AM
always @(posedge CLK_50M or negedge PORB)
& X. ]3 _* m9 \! h( k; y8 s
begin
" q% N6 U0 B& |
if(!PORB)
" d2 D A4 T; c6 e$ O" V
sys_signal_d1 <= #1 1b'0;
$ I- e' k+ p3 S r+ Z
else
: q, e( r3 \2 C; N
sys_signal_d1 <= #1 sys_signal;
5 N/ `! k I4 x; M1 {* S2 l9 ~7 R
end
6 ], }# B$ u! j. I$ K( K; |
6 I1 T- p; e! y2 ]7 E
assign sys_signal_pul = sys_signal & ! sys_signal_d1;
7 O: W. \8 M/ e, L8 @) H
# d! h4 A+ }1 [ R' [
always @(posedge sys_signal or negedge sys_signal_pul)
. h F4 Z. M8 Q
begin
2 o6 r! L* H3 a# }4 m
if(!sys_signal_pul)
4 @7 u: e# D; e$ C
rst_B1 <= #1 1'b0;
?# G$ g+ e+ R- w8 t
else
2 R* }; W" }; H4 @
rst_B1 <= #1 1'b1;
- Y7 d1 }! R( a, q4 f; s
end
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