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標題:
verilog 觸發問題
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作者:
peliuya
時間:
2009-1-5 04:17 PM
標題:
verilog 觸發問題
今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
& U* o3 `+ a- t# i* r) |
, f2 b. A7 V; q/ v( J
正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
" L! H; a! G4 Z/ A( ?/ T
; g+ {# E1 a" B! f
sys_signal 此訊號為 60 Hz , Duty ratio 為 50 ％ 的方波
. C; w" W+ D+ ]0 G' ~# `6 g
! {* H7 O4 o8 Z
請問應該如何撰寫此段程式？
作者:
nesty.tseng
時間:
2009-1-9 11:20 AM
always @(posedge CLK_50M or negedge PORB)
( Y( f3 e$ N# c. m/ x
begin
9 i$ C4 h5 G+ U* ~+ r8 A
if(!PORB)
7 |# H9 J" x) U/ p7 ?
sys_signal_d1 <= #1 1b'0;
( u w3 X y+ h0 l% f$ ?/ C
else
; \& F, @4 z* v7 a9 q6 T" i8 `
sys_signal_d1 <= #1 sys_signal;
/ w7 a7 }1 [$ ?! A
end
/ T* D/ C/ e) L; i/ F+ J
$ Q5 z$ L) q7 ]! W; n9 Q
assign sys_signal_pul = sys_signal & ! sys_signal_d1;
( j# E$ D5 |3 {9 @) u
- s2 F+ Q3 q( ^1 s; h2 }% U/ t& k
always @(posedge sys_signal or negedge sys_signal_pul)
* l# P0 m# L2 [/ A8 R+ {3 x
begin
9 H3 `( S- j% u9 U
if(!sys_signal_pul)
# C) P; b; G4 A: V* r- T
rst_B1 <= #1 1'b0;
5 {" l3 j5 [$ E
else
; l# [2 I. K' l
rst_B1 <= #1 1'b1;
- K; u$ Y Y7 k0 _# G7 |
end
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