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標題:
Design Compiler 與 Soc Enconter 大小寫區分問題
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作者:
dreamcast14
時間:
2008-12-25 09:01 PM
標題:
Design Compiler 與 Soc Enconter 大小寫區分問題
想請問一下我之前將寫好的verilog轉成gatelevel之後,
* C% ~% [% h; u- j6 C
放到SOC encounter跑自動化layout,不過每次去跑lvs總是有錯誤..
+ A8 a( v3 q7 t+ x$ r# K. o
我去看了一下design comipler轉出來的.vg檔,發現他的wire有些N1,n1的,在verilog是有區分大小寫的..
( `0 m( K' m A, C. i
所以我自己手動把所有小寫改成sn1之類的..之後跑就calibre lvs就過了,下線回來後功能也正常@@"
0 _8 Y- I) k. n# v3 g
不知道是不是encounter無法區分大小,還是有其他方式可以處理這個問題呢?? 不知道有沒有人遇到過這種問題..
作者:
brianchang0406
時間:
2009-11-3 05:06 PM
你可以在calibre LVS command 裡 加上 SOURCE CASE YES
+ [- J- U1 `, i( P. ^8 ]; }1 K! g
LAYOUT CASE YES 讓它大小寫為不同點即可
作者:
yytseng
時間:
2009-11-11 10:11 PM
不是 soce 的問題
" A$ f0 d* ^. j' V6 b
是因為 SPICE 不分大小寫
2 i( k7 D6 q1 ]% g3 _, m5 K( ?
你做LVS之前v2lvs 會把大小寫轉成一樣
* p1 E1 p0 E5 p
/ B; r3 [1 d) V0 o
正確做法是在 dc synthesis 就用 name rule 把大小寫衝突都改名
' j2 T5 H2 v% M' Q9 S! z
如果是你自己寫的RTL 更正確的做法是命名別亂重複 像寫程式一樣要有規劃
作者:
ccs630721
時間:
2009-12-31 11:01 PM
brianchang0406 說的也沒錯~
; o* v8 r8 g2 E1 @# o
如果你很單純可以分大小寫的話~
; G+ w& t r9 T2 b$ v) |
設CASE可以解決你的問題~
' i6 x( c' g$ z3 f T/ g
但是如果你有FULLY LAYOUT的部份
/ k3 r# C5 ^6 S2 j
不分大小寫~就需要按照yytseng 的建議~
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