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標題:
90nm製程的Threshold Voltage (Vth)數值的疑問？？
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作者:
異星人
時間:
2008-12-24 11:51 PM
標題:
90nm製程的Threshold Voltage (Vth)數值的疑問？？
由於學術的研究需要，所以要模擬90nm製程。
# T: C1 v! `+ m8 g9 f) _6 B& ]
& g- P p& ?. v7 H8 j
在過程中發現Vth(Threshold Voltage)並沒有比較小。
p' \9 p5 V2 I
* J( H- w0 J, u% R( e
範圍大概是在0.5v∼0.7v
多吧∼！！
（在Linear與Saturation region）
& r! u6 f! p3 |
- ~: O- D* B0 N
然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
. Q4 n) e' P! c( S" x, F+ z8 G
file:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg
# D. H, m$ z' i7 q' f( _% q* p2 t
發現它的Vth可以到0.3v∼0.4v多，我照著它的W/L的size去模擬。
) r, _7 l- d8 K4 d+ X
# q2 }+ `* h" ~5 `
去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢？
" a/ b- T8 {) L9 }# U/ O
+ ^( V: i4 j! `
它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。
- Y" g0 o3 V t2 V/ M! x+ r
! z; {4 f- k& M) T
另外，我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？
) U& r5 |8 u8 ^- S" e: l
3 O" K- \" n9 O4 y+ M Y' p
, U; A, t% @) H1 O* ?8 @
( I- p x5 Y$ t: [- g" q9 Q w/ c
( W* \7 N2 v/ ]/ V* a, u
" K$ @3 o' f' Y; o1 a
[
本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯
]
作者:
caesarxl
時間:
2008-12-25 01:22 PM
跟你用的model level有没有关系呢？
* W# N* v5 A/ h( K9 n- M
文档中提供的应该是某个W,L下的实测值，model level不同考虑的实际效应也不同。
作者:
caesarxl
時間:
2008-12-25 01:34 PM
楼主，建议你仔细学习一下什么是阈值电压，再学习一下二阶效应对阈值电压的影响，然后再来分析这问题。
+ u" D* m: L- M5 V" T2 f$ r+ J# \" o
可参考gray的书，或《数字大规模集成电路设计透视》开头都会讲这些。
作者:
異星人
時間:
2008-12-25 06:20 PM
Threshold Voltage（Vth）這個我當然知道
% `( v+ Y. j4 l b; u0 s( f
" w1 H) r2 u. ~$ d
跑過0.35um與0.18um的製程，
4 S6 O. z0 K3 }& c1 q6 r }
- Q4 n; d4 |6 ~% X0 }3 U
它們的Vth都不會太大，可是90nm製程的Vth卻沒有明顯減少，
y/ ^5 x4 `( L) E$ n- O$ n8 d
8 ^5 e. k: x: Q. m
讓我懷疑是我的LIB跑錯了呢？？
7 ] W. _6 \" O4 P
, H7 }5 y- f( B/ G" U7 ?( [* a
還是90nm真的是這樣子啊？？
9 i* B1 t) L5 A& @* }7 D- W8 d- l2 @
) x! B. s7 v1 ~$ L9 k: u
因為NMOS在cut off 時Vth=800mV多∼！！
3 u% E X; Z. Q" s+ O9 G0 P4 U
1 U. I. Y4 p$ m& ]6 F
所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？
作者:
Sgw
時間:
2008-12-25 11:56 PM
我印象中，製程的微縮並不會影響到Vth，也就是說到了45nm，Vth也差不多那個值。
作者:
caesarxl
時間:
2008-12-26 12:18 AM
標題:
回復 4# 的帖子
那看来是我有理解不深入的地方了。
' S! C8 c2 w. N, k5 ?0 O
原文中说：然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
" b2 N- ^4 ]# u- b+ \
發現它的Vth可以到0.3v∼0.4v多，Vth还分saturation region的和cut-off region的？？头一次听说。
) e: b F4 C# n0 T1 H/ i0 c
原文中说：我照著它的W/L的size去模擬。去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢，它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。Vth不就是VGS么？？
) O0 u* }1 N6 U" a% B
5 P7 q' d4 N9 L( j5 k! P) I6 C! Z
另外，楼主的问题究竟是什么？是说你仿真结果和fab提供的文档不一致么？
$ p9 e5 g3 o5 K$ [7 E' N" t
还有楼主的图片是你的仿真结果还是fab文档？
# H3 \0 R& m; f- N- ~
I'm really confused...
9 W1 C8 ?4 i- b3 Z
等待高手解答吧
作者:
caesarxl
時間:
2008-12-26 12:23 AM
標題:
回復 4# 的帖子
请问楼主，你是由何种逻辑得出90nm的工艺Vth一定会小？影响阈值电压的因素有很多，工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多，为何一定会变小呢？
作者:
semico_ljj
時間:
2008-12-26 08:51 AM
LZ以为90nm的Vth是多少呢？
作者:
semico_ljj
時間:
2008-12-26 04:41 PM
90nm的Vtn0 一般就是350mV∼45mV左右吧
作者:
異星人
時間:
2008-12-26 10:44 PM
若是我改變Vbs的值的話
: j3 y# @6 h) @+ p) y# y* X
( A* Q% J7 c4 p
就可以改變Vth值了
0 U5 c! q# m/ K
: [) ^1 @$ P9 f" E2 m8 ^
NMOS增加Vb的確可以減少Vth，但我想知道原因。
7 y2 h# g2 a9 s, `) B0 o
( K0 D8 Y# C9 \- ?: D0 J
由於跑過兩個0.35um與0.18um製程，
: o6 N1 P6 p! o2 K a4 E
k4 ^& V4 o6 C# |) {0 W* v4 P
直覺上，會認為Vth應該會減少。
0 x. J, G$ s1 I; M. ?
& E* }0 S) R1 ` J# @. k/ K
由於我使用與其他兩個相同製程W/L的比值
: S1 V+ x0 W4 C
/ b' u$ i& d( G1 i
發現90nm製程的Vth竟然比較大，
8 Q. B" H: V; t9 r5 \( v
8 M R6 |! A% I/ p" [, v( |# n
所以覺得很奇怪，在相同的W/L的比值之下
0 K: f; w7 X$ W9 G( l8 K
4 V: u p, s2 L8 w) @+ y
Vth或許應該會接近，更小的製程應不會比大製程的Vth大
' b% R; z o# K8 E" F
2 p! H' X* a7 r! m7 c
所以才會提出這個問題∼！！
4 S& `! F8 K8 {! A
- U& g7 c6 _( M
若是Vth沒有逐漸的變小的話，那VDD何必減少呢？？
1 Y4 R j# a. r3 G8 a
4 n4 Z$ v+ _* g( y$ i+ j9 T3 r
0.35um→Vth=0.5V~0.7V→VDD=3.3V
q. F8 i/ r$ M( q/ H9 [" M- \& Z
4 g0 F5 C5 \0 W2 ]( z9 }
0.18um→Vth=0.5V~0.7V→VDD=1.8V
# ?6 k4 T2 M6 K8 [5 }0 z6 }; D; K# I
0 Q5 i8 Y) ^8 O( J; J6 r$ }
0.09um→Vth=0.5V~0.7V→VDD=1.2V
. {/ `& }; y* ?* c
0 D! k, F& h }0 I2 z+ c9 V
在製程縮小，而Vth沒有跟著逐漸下降的話，
7 }; e, J* o" ~6 X
- o# O2 ?( W0 S- K9 {7 n8 u9 P
若是考量到功率大小的問題的話，
) Z6 \( C+ j3 {
6 x, V4 I- G: r; b+ [
我想現在用成本最便宜0.35um製程就可以了，VDD給1.2v
( i$ C6 J5 E' }8 S: D% T5 b
& {" G: S/ g: q! ]+ J5 h8 ]! @
若是考量到 電晶體數量 / 面積 的問題，就另當別論了。
作者:
semico_ljj
時間:
2008-12-27 08:44 PM
Vth可以做的较小，但是漏电很大，所以Vth<300mV不会出现！特别是数字部分，Vth较大，为的就是漏电小！模拟部分Vth可以很小！
作者:
dr.shawn
時間:
2009-10-5 07:55 PM
請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎
作者:
johnjohn
時間:
2009-10-6 10:23 AM
先進製程，Vth不會變低，這是考慮到漏電流...等非常多因素所決定的。
8 t: D( W4 C! i2 `) |# O, ^
Vth跟VDD大或小無關，所以才會有VDD越低，類比電路越難做的情況呀。
0 S9 Y: h* m. a* @ Q$ C4 k3 C9 i
n, `+ o% B0 d( a1 d( W* s
NMOS vb電壓提高，Vth會降低，這現象剛好跟body effect相反，這是由控制PN介面的bias來改變Vth的一個技巧
9 g% a5 f, Q" z1 q
想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
: z( r4 d% @% p* g
PMOS也可這樣做，不過body電壓的控制相反就是了。
作者:
daodai
時間:
2010-5-21 07:41 PM
90nm 标准的应该是200—300mv 但是如果你是lp的要大一倍以上，如果是lv的那就要更小一些
作者:
chungming
時間:
2010-5-28 12:00 AM
Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583
* @- |( {7 b/ U! S; q1 |
page 583中間有寫到目前MOS scale不完全是constant field
" k- Q3 B: x" z) r
8 A( Z# i1 d1 R8 I$ H
而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二
作者:
tain
時間:
2010-6-4 03:26 PM
T90 release出來的多半是low power製程
" Y4 I% e1 \) _: g4 }
U90 則可以用到normal的製程
2 y7 u1 X% L6 B$ E6 u
看看你拿到的model是甚麼
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