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標題: 急!!!! Verilog硬體描述語言設計移位運算子題目 [打印本頁]

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作者: 3w3w3w    時間: 2008-12-21 06:40 PM
標題: 急!!!! Verilog硬體描述語言設計移位運算子題目
請問一下有人可以幫我解答這個題目嗎??非常感謝
9 G2 `# ?* G% m: H/ C以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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作者: 3w3w3w    時間: 2008-12-22 01:02 PM
我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
9 }4 g. j, d8 y, X: j# nmodule sh(a, out);
input [7:0] a;
output out;
" j7 R4 D5 _) G2 \' J! Ywire out;
0 E: j+ d; _% |8 passign out=a>>4'b0011;

7 @- E2 Z) F& Y' mendmodule

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作者: masonchung    時間: 2008-12-22 02:16 PM
module sh(a,division,out);

input [7:0] a;
input division;
output [10:0] out;
reg [10:0] out;
3 |9 {0 B1 E% \* q* P7 b& Y( ~  Pwire [4:0] div_8_out;
wire [10:0] mult_8_out ;
3 W3 M% v* f$ @+ X7 p
8 o( X! [. m# o, N8 I  R$ jassign div_8_out = a>>4'b0011;
assign mult_8_out = a<<4'b0011;
0 }$ N; y$ s4 `' o/ S8 f2 f
always@(*)
) O( n7 _  v" Z  W7 ~7 a9 H2 pbegin
if(division)
+ Z& n6 y; _/ o6 v. W/ p& t8 u  begin
    out ={6'b0,div_8_out};
  end
& u" W) h4 i8 _) C3 c+ xelse
  begin
1 o5 }% y! u9 q; P. P    out =mult_8_out ;
  end
end
6 q- N% U9 h0 u" Z# ?9 ]
/ D7 @& k! a, B& D9 sendmodule
1 ~4 @" C2 H; \3 o
( M$ F+ L7 Y9 ~; h; t8 `* a[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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作者: 3w3w3w    時間: 2008-12-22 04:11 PM

原帖由 masonchung 於 2008-12-22 02:16 PM 發表
module sh(a,division,out);

& |% T/ D8 r7 @! r# n8 \& L" Hinput [7:0] a;
input division;
& G7 M/ C1 d2 l: `+ Z  _output [10:0] out;
reg [10:0] out;
9 y: S( U8 m# Y) s  Owire [4:0] div_8_out;
$ m3 k: }6 h! H# M. C& ]  ewire [10:0] mult_8_out ;

3 U5 o* V, _. w9 sassign div_8_out = a>>4'b0011;
assign mult_8_out ...

6 W3 H3 u0 e3 G0 s
7 N" n6 M" _9 T/ s/ G5 u
1 \$ K) e6 z- B# m# N- @請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
+ Y3 k0 x$ N1 ]( `; u4 P3 j. y1 [真的很感謝你

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