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標題:
QUARTUS II是否有正緣觸發的元件??
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作者:
jimcooper
時間:
2008-12-14 12:30 PM
標題:
QUARTUS II是否有正緣觸發的元件??
在Block Diagram的模式下
) T7 v- ]# a% K, M3 a. a9 [. \
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
9 S5 i2 E1 g) U5 M7 T5 I; L
請問有元件可以辦到這個嗎??
. M* a* @) ~) H/ n
: M: r# m) a% e! p8 e
我是有設計一個電路
& l, p7 ~+ S8 f6 N# G% l
6 Z1 K* z* v9 W* a/ C1 q. `9 q; b O
但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....
1 W4 ~9 E% [7 K9 X# c" Q& H* l
所以我想請問各位有沒有單純是正緣觸發的元件..
作者:
masonchung
時間:
2008-12-14 02:41 PM
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
作者:
jimcooper
時間:
2008-12-14 05:24 PM
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....
5 e1 Q2 n+ J7 j, D! G, F* k
因為我找不到只有單純正緣觸發的元件..
& |1 l# q+ @$ R
不知道QUARTUS II是否有這項元件可以使用...
4 G9 Q) C9 F; b9 m, o4 R( p
9 W5 r- g% \- O5 n
請各位幫幫小弟我這初學者...
作者:
jason_lin
時間:
2008-12-14 05:47 PM
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
作者:
jimcooper
時間:
2008-12-15 01:12 AM
, R7 m$ b9 S- z2 t e
3 G- @9 ~9 {1 H! e% e
以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
9 \* G4 ?; z+ O
DATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態
3 i( ~2 B6 O) {- Y
* W$ H. q4 D) {: t% A+ z; c- j
這個D型正反器有辦法做到嗎??
作者:
jason_lin
時間:
2008-12-15 10:03 AM
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
4 t% @( w3 G6 \* m( R4 a
PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!
3 H" ^ r0 }& k) m+ n; J/ j1 L
加上你的圖怎麼沒clk訊號?只有DATA跟out1?
8 U8 n( K$ n* ~. O& Y2 m
Data是clk吧?
作者:
addn
時間:
2008-12-15 01:05 PM
您好
2 f/ J" o8 A: B% @; I% {
1.你的DATA 最小週期,OUT的脈波寬度的要求為何?
9 p+ \. x' R# Q5 A9 E7 P5 r
2.這功能,最簡單的跟本不須用到CPLD,FPGA,
+ M" u" e& Z; c6 k
一個電容一個電阻兜成微分電路即可
作者:
jimcooper
時間:
2008-12-15 01:52 PM
先謝謝各位之前的回答^^
7 k) B% ?# n$ R$ j3 [( t& y
但是我又發現到一個問題........
) v) L) M+ t, f& L- x. G1 N
- u. s! O U( p7 l
我在書上看到一種電路圖,應該是可以達成我要的目的才對
4 C% r8 ?+ U3 y; c2 |4 L6 Q1 o2 I" Y
但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
! Z- w* t! E+ ]- |
以下
- A9 a2 e+ r; D. o& ]$ q% U( |
6 M4 }. j$ Z8 ?2 R1 t
# ?9 n4 c0 c/ S- l V5 z' A$ S% M' z
2 Y8 e, A# S: G+ t* {9 u
5 h. V9 _% [, Z6 J1 ^
! O- M7 ^1 q6 G* r) F. _
照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"
. D& A: d+ x, H. g c* R
但是從模擬的結果顯示,卻沒有XOR的效果??
: S) O" j- l8 y7 G( k- Z& D
這是怎麼回事呢??
3 x( ~6 K) ^5 t
模擬跟實際硬體實驗會有差別嗎??
作者:
jason_lin
時間:
2008-12-18 10:09 PM
Hi,
$ H* o$ r h; K7 V& E4 L, h, b* l
設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.
, q9 t8 c4 y% d+ U/ v# @* i
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).
作者:
jason_lin
時間:
2008-12-18 10:13 PM
還有須要特殊的Function時,我們再來討論討論一下^__^
8 i5 G. O% l% q7 ]& L! Y
希望對你有幫助!
, |2 Q7 Y0 k2 G; b4 K; a9 |
作者:
jimcooper
時間:
2008-12-23 05:40 PM
謝謝您的解答....
) @) I. H# E' t) o8 b$ {
我會去試試看^^
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, R7 m$ b9 S- z2 t e
6 M4 }. j$ Z8 ?2 R1 t
