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標題:
Quartus II中Chip Planner的delay time
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作者:
ccmkn
時間:
2008-12-13 03:05 PM
標題:
Quartus II中Chip Planner的delay time
因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
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而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：
# A% o$ i9 `: n* ^3 V
n8 O, O7 l2 Y ?' i
從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
# }4 ?4 J6 }- k. ]) M
LE內部到輸出的delay時間為：0.2 ns
8 j3 J# H9 x8 V. N. N6 N: O! S
從LE輸出到CPLD輸出port的delay時間為：1.695 ns
1 C; x* g! w" z3 m# z# a# M* U
6 S( t1 |( r' E, F
從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
9 A- M$ n+ M0 ~$ q1 k, F" x
Quartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？
, S, p9 j, G! O, y
0 e% T8 z# o, f0 g, X
拜託懇請解惑了，
1 J8 d0 Z' q Z, b& y
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感謝。
作者:
jason_lin
時間:
2008-12-14 04:30 PM
Chip Planner可以調整delay???
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好像沒這個功能吧?
# o: a5 g* x. W( L
看Timing應該看report裡面的比較準吧!
, Y/ d/ y& k' j8 u( A1 K
因為布線完的delay都存在report裡(Timing report),
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而也不應該看fan out吧???
; |, b) I9 Y- n e- b
應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
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ex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
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^_^
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