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標題:
請教 Band-gap BJT 如果 layout 不 match
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作者:
yalon
時間:
2008-11-30 12:03 PM
標題:
請教 Band-gap BJT 如果 layout 不 match
有一問題想跟大大们請益??
0 g$ _0 V5 @6 Q1 g) c, {4 Z
如果是 bandgap 內bipolar layout 因製程變異; 導致silicon 上所見 並非如 cuicuit 上所建 1:8;
7 \9 k* k: u5 |" Q7 w; g
: \7 @$ `9 v, |. F% G3 N# K8 b
那麼在 silicon 上所見到的 reference voltage electric 特性會變怎樣.
4 v" {$ f9 f4 F7 u. l
) m- {3 N- \- z$ d+ q1 g( u' }8 v2 ~
歡迎大家發言...
- x( ?! y1 W. f' w2 e& `
謝謝
- { w* ?1 w* n& _. m/ ?
3 A+ N; ^* u1 Q0 K$ m( Z' Z: J
; H/ }* x) f& f( D8 u
以下是 bandgap voltage reference 的相關討論:
: A' a! |9 J2 I
bandgap無法將壓差降低
+ c3 a: S4 n" v+ B: k
bandgap voltage reference?
/ h+ R" e1 C. Q! A6 D
關於CMOS的正負Tc
/ d0 P- w3 W3 K+ E/ D, G
如何在CMOS process 中做好溫度感應器?
+ I5 Y( Y9 w8 X2 `5 ]! P
請問有關 bandgap 內 op的 spec ....
4 z4 }5 ^) u6 V8 `- I
bandgap的模擬問題 (單N,PMOS組成)
( A& l) m1 V8 {6 T7 Y" q5 c
BandgapDC扫描温度特性时,不能正常工作
8 g. }( g& L( d2 R% f- ]0 V6 O+ C
! C: Q4 w' a. i( z( g
" j! p6 P/ C+ ^ m; P; L
! O9 m# U9 |, b9 n
[
本帖最後由 sjhor 於 2009-3-17 05:54 PM 編輯
]
作者:
semico_ljj
時間:
2008-11-30 08:23 PM
1：8的设计一般不会出问题的，倒是Res的matching倒是要注意
作者:
yalon
時間:
2008-11-30 09:31 PM
Dear S 大:
3 G. T6 a! `! e( P# Y
怎樣說 為何通常 bjt 不會有大問題 ?
# q/ y0 _/ N T( ^( K
例如 九公格內的單一unit 是 1umx1um 好 還是 10umx10um 好 ??
+ C, p/ a( }8 y# h$ Z) C" O
; P5 l9 R4 r" v U
如果沒選好 ....影響有多大 ???
4 a" {4 C# j0 n$ ~' c I8 r1 D
這能用 monte carole 來仿看看嗎 ??
9 F, J* x* w6 T) A' r
0 A5 h, \& c Q! [0 x2 {% r
多謝.
, [5 \6 S6 ?# K0 C6 U
作者:
finster
時間:
2008-12-1 12:13 AM
我個人都是選10x10的BJT
! b: m$ U- f3 k' _, x
以前我們曾從HSPICE Model來看,發覺到10X10在溫度係數上相較於其他size是比較穩的,不過,各家製程廠不見得都會是這種情況,所以,必需以各家所提供的HSICE model比較後才會知道
5 Z8 F4 R6 h9 ^1 |
至於1:8,若沒有照九宮格的layout排法,在製程上是不會有問題,但出現的performance可能會有一些小問題,但影響多大,其實很難說,畢竟T公司的技術比起其他三級的製程廠技術來說,這些小地方就決定了T公司的價值存在,有些三級製程廠所提供的HSPICE model還不見得很準,有時還得下test key來驗證一下它的HSPICE model的準確性
, b" g6 A B4 ^/ T% Q/ m/ {' V9 r
至於monte carole能不能模擬出來看,當然有辦法模擬,但成效如何,其實還是得看製程廠的技術和提供的model
作者:
semico_ljj
時間:
2008-12-1 04:02 PM
是的，一般Foundry提供 5×5的；10×10的；20×20的。实际可以看情况！取10×10的是面积和精度的折衷！
作者:
異星人
時間:
2008-12-2 06:22 PM
我曾經下過顆包含BJT的Bandgap電路
, k6 O# ~5 L& n. ^. w: z7 O! ]
: q2 m/ W' A9 t6 j/ i7 }
只是測量晶片時
& j- _! D) V' k( @. J
$ {- m2 q; ~8 ^0 X7 ]8 C% d* E
performce降低相當多啊
0 @& }( t, E; ~5 A
0 T! J' p+ e6 P6 z
而且BJT有match到
8 D+ y; k+ X$ H; p" s _
; t a1 Q5 v1 O: G; z. }, N
你可以注意BJT Bandgap是否相當的關鍵重要
- ^% O) f7 A! s6 n3 I. B- T/ o
$ M# ~) B1 H4 A! _0 c" D" V) ~
再去考量電路的Layout架構
作者:
erdong2000cn
時間:
2008-12-3 11:39 AM
match对电路影响比较大，如果要降低噪声的话，需要选择较大的bjt，我们选的一般是10×10
作者:
semico_ljj
時間:
2008-12-3 12:00 PM
Area 越大，matching 越好
作者:
liangshangquan
時間:
2009-1-7 06:03 PM
5×5和10×10在面積上當然10*10的match更好，REF的離散性更好，另外由於E面積的區別，會造成BJT的vbe有所差別
作者:
nesty.tseng
時間:
2009-1-9 02:59 PM
我的看法是...如果你需要很準的reference電壓
1 d0 I; a9 W2 e8 y) D; d+ p
光想靠layout matching是很難的
~. ~9 c: t* I8 g
多準備一些trim吧
: g7 X1 {/ \) H3 v
基本上1:8已經是ok了
4 Z5 s0 D5 l6 n, u
重要的是你R的layout跟type
作者:
gimayon
時間:
2009-1-9 04:31 PM
有種 疊2層 pnp 的 bandgap 架構
4 d/ W& l& Z0 g* X2 {; U* O
+ x1 Y6 ~% a6 v7 C
有高人說對製程偏移影響較小
1 w+ V0 W5 ~6 B+ P, G
- v1 f8 z/ `& R, o, A; W: R
可惜我只看過 run過 沒實際下ic回來測試過...
作者:
dyjguilin
時間:
2009-1-12 10:20 PM
其实可以通过仿真大致的确定一下影响
8 ?7 g T6 y3 |& `" A3 Q" ]
不同结构的BG对器件的敏感度是不一样的，可能BJT的变化并无太大影响，也可能有毁坏性的作用
9 L1 `8 x' c4 D1 w5 T X9 R3 W( D
仿真中一般有dc sense仿真（好像主流的仿真工具都有）
. T; Z# E* X8 }
尝试调试一下期间的参数变化（需要design rule和fab库文件的支持），看看那些器件对BG影响最大
作者:
guang3000
時間:
2009-1-13 05:41 PM
我们公司的bandgap不用trimming , 加上一个电压跟随器（测量用）， 电压变化是正负40mv , 架构还没完全看明白，这个bandgap性能到底如何呢？
作者:
u8912017
時間:
2009-11-25 04:20 PM
如果是我的話我也是會選擇使用 10 x 10 的 BJT
; P' z7 \2 P! } h* N9 q
& T: s+ X& Q) s* V* j3 g0 {( x m; E
原因無他…因為layout area比較大，所以gain到的 delta offset也會比較小
4 }, C# V( Y2 O# Z0 ^0 l! I( z
8 ?! ?3 O& b% `: Z
另外，bandgap的分壓電阻我到是覺得還好…因為他是ratio式的
- v/ }$ \6 U9 P0 G d, T
8 {9 B, |4 Y9 m' e- B: P
所以即使process飄掉的話也是一起飄向同一邊！！！
作者:
jesseyu
時間:
2009-12-22 04:24 PM
The area of emitter will have mismatch and is proportional to the BJT size, thus bigger is better. Also, the bigger the area is , the less sensitive it will be to the current injected.
作者:
donothing
時間:
2009-12-23 03:43 PM
回復
13#
guang3000
, w. L8 c# `8 H! Q" q
5 Z- Y3 T/ E- m9 x' G$ D: C& h, V
請問一下 在 Bandgap後加一級的 op buffer , 量出來 40 mV 是一堆 IC的量測值吧
# r0 T9 D, L# R$ U8 ~3 k: ?
! _, M! H+ r# n3 i$ A' q+ S# k$ E
這樣子不是會把 每個 op 的 offset 也包含進來了嗎 ?
; s- N) B/ n9 R* j! S
9 g, d! ^$ v* U- T! b% L1 K
有的剛好與 BG 正負相抵, 有的剛好累加, 還是我的解讀有錯呢?
作者:
2008ql
時間:
2011-10-7 04:30 PM
本帖最後由 2008ql 於 2011-10-7 04:49 PM 編輯
% D" y: |: k+ `/ Y& Y6 P
! d+ a) _: d9 T
回復
2#
semico_ljj
/ a5 Q1 Y& z+ z: ?2 ~& y# a
" J5 j; P. {3 b8 E
% N$ q5 H8 `+ ^) Z* f$ U
dear semico_ljj，
, D& K b2 F/ F' v
我現在做bandgap reference,覺得連接電阻的metal,以及電阻到地的metal對reference輸出的溫飄有較大影響。請問以您的經驗，這種影響大嗎，有什麽改進的措施嗎？
' u2 ^+ N) V2 V. ?
還有從postsim的結果推斷，地電位應該是向上飄了，有這種可能嗎？
6 s U2 X' c {) W# [
能具體介紹一下您說的電阻匹配嗎？
5 e5 E1 {* J% q0 i, O) ^
謝謝！
1 _$ i& {; w" E+ g, `# h
也請其他各位高手指教！
作者:
jsp0520
時間:
2012-7-16 08:58 PM
相同面積下我再公司作通常會選能畫到16或25顆的尺寸(2X2, 5X5, 10X10)
5 A# r+ _, E2 b( Z
科數越多OP_OFFSET影響越小
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