Chip123 科技應用創新平台
標題:
layout的無力感
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作者:
bigc0710
時間:
2008-11-12 11:27 PM
標題:
layout的無力感
今天被designer懷疑了我的能力!
/ V1 E7 N! B2 D7 d
$ ?0 G: s- f6 o* ~/ ^
有種無力感!老闆也把我手中的工作抽掉了!
+ ^, o% J0 K+ P4 R7 t% v
3 O3 R# S' k) o
請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)
作者:
kirk
時間:
2008-11-13 10:33 AM
APR？我能想到的問題：
- `6 N: `4 Q6 q( t
1.用到slow cell
3 a- x( E: q* ] J
2.用錯cell
5 J' x8 y, |: U4 v6 M( c9 S2 G
3.place的位置不對
1 z5 X4 e2 o' U
4.path的寬度設定
作者:
bigc0710
時間:
2008-11-13 11:49 PM
多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?
作者:
kirk
時間:
2008-11-14 10:16 AM
那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
. S, w; z( v$ K: P" }& x
如果差異是在這出現的話，designer一定會說是layout的錯
作者:
yytseng
時間:
2008-11-17 02:41 PM
99% 是 layout engineer 的問題.
% [7 Q/ y* K# D
Hold time fix 只要看 report 加 buffer /delay cell 就可解決
& i- A4 A% A! g2 m
如果解不掉有幾個可能
( L9 D' R6 W. W# ^
! K5 F) Q( w U4 a8 W# b7 b
1. 你不會看 timing report
. v8 b& {7 J- \$ W2 Q$ Y$ }) e
2. Multiple Corner/Mode , timing path re-converge (同上)
, x. J5 e. U5 ~" L
3. Clock Tree 做錯
' _5 f) N: ]' _; {! Z
4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
( w. U( T- P* A! q* m k
5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
; Y9 y2 p; a( m) i* S/ \
6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)
作者:
caesarxl
時間:
2008-12-11 06:41 PM
学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
6 x& W# W& x" T* s! K( U7 b9 B
。。。。。。。。。。。。。。。。。。。。。
作者:
jianping
時間:
2008-12-11 07:00 PM
標題:
回復 1# 的帖子
maybe you can use "astPostRouteOpt" to fix it after finish routing.
作者:
calear
時間:
2008-12-18 10:44 AM
真是大开眼界啊。。。。。。。。。
作者:
andyfan66
時間:
2008-12-18 02:09 PM
hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話
作者:
semico_ljj
時間:
2008-12-19 04:24 PM
学习了！Thanks
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