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標題:
求助Peak detector設計
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作者:
ericlee0825
時間:
2008-10-2 04:50 PM
標題:
求助Peak detector設計
想請教板上各位前輩，小弟最近在設計用於VCO AAC電路的peak detector，採用的架構如附件，
0 v8 B; X/ E+ ?4 i
但在模擬時遇到問題，我的輸出Vrmp並沒辦法trace我輸入的peak value
7 m+ m6 x# k# Z- i7 o F1 k
) M$ j' m# D/ O0 B. _ k
舉例來說我輸入Vp-p為1V的信號，但是輸出可能只有0.5V，若輸入Vp-p為1.2輸出可能變成0.55，
9 ?( ^5 s2 O, q" O. j( k
經過實驗，輸入輸出仍維持線性關係，但並無法真實的"偵測"輸入的peak值，想請問各位前輩在設計
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上有哪些需要注意嗎?
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