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標題: 請問關於POWER MOS 的layout [打印本頁]
作者: sensing    時間: 2008-9-27 01:27 PM
標題: 請問關於POWER MOS 的layout
如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時
6 {1 L! P4 [; p7 a, T/ X  V* m
' @7 h+ T2 w. J% Y( Z2 h有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供) ]! f5 K, \) ?9 z% j0 ?& a3 m! ~

7 j: I! r. v. c9 {5 D0 q小弟研究一下嗎? thanks
作者: 小包    時間: 2008-10-10 12:53 PM
你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416，裡面的詳細說明power mos layout和power line plan，可以參考看看哦~~~
作者: CM168899    時間: 2008-10-13 06:38 PM
儘量共同Drain面積,這樣就以降低RDS.............................
作者: sensing    時間: 2008-10-13 10:44 PM
請問CM168899, / `' v: L( W% e/ z% L2 w5 X- n

# ?; f. D1 n1 t1 O" f8 J. X/ x% G共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks
作者: 小包    時間: 2008-10-13 11:40 PM
原帖由 sensing 於 2008-10-13 10:44 PM 發表 : v* p* j# W# n2 R% O
請問CM168899, . z  T2 L2 I# y! Y* K/ E$ m( y

  `- ^# t; m/ ?0 r% Q( x& Y共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

: ~. p2 c/ e& p# z0 B% n2 k' r  V" {+ u0 h( w5 g
hello!( I1 W( @+ i5 X. Y
共用drain主要的目地是要保護或隔離drain端訊號，因為一般會drain接output signal，source接gnd鐹vdd，利用source來隔離與外部(core的部分)訊號。
* Y0 g, l; t! k3 F8 T$ bRds要小呢，主要考慮在POWER LINE的PLAN，你可以參考"The ART of ANALOG LAYOUT P413~416"，但實驗上的效果還是需要自已經過驗証，畢竟每家公司產品都不同，並不是所有的CASE都可以統一套用。8 m" w0 l6 }3 ?  \  Z
另外，你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。
作者: sensing    時間: 2008-10-15 11:10 PM
可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),
. c. k+ a; C' F- U7 \; u7 H) s" {. d& C) C, m
因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式) m1 }$ ^3 o* g+ t  P7 a

/ j% l& t. l. B9 s, h( J) |目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?+ H0 v$ ]9 o. y

: v5 ~; x. D' b, @8 ]  |5 n" S煩請高手替小弟解惑, thanks
作者: 小包    時間: 2008-10-15 11:28 PM
原帖由 sensing 於 2008-10-15 11:10 PM 發表 + C! A& l% k" d3 i
可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),
; H) k/ ]; D. y$ M- E1 a( B2 u6 s. a) g2 w) P
因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式
  b3 ^( I# H  Y1 L' Z) K) v3 @
1 H! |% ~1 N3 W( e# \目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...

+ C# ?7 {: |( |' D
3 ^% l3 D6 ?5 x0 m" ^, XPOWER LINE的PLAN指的是METAL的拉線嗎?
4 t4 ]% t- e6 Y8 ]- O( Y. g→ 是的~ power line plan不佳，會響影RDS比較多，另外bond pad和bonding wire多寡也會有影響，一點點。& ]: k) z- V- x
但，影響多多或多少，可能需要多多實驗囉。
作者: 小包    時間: 2008-10-18 12:04 PM
而且，雖然「要降低RDS的方式無非是加大(W/L) ratio」，但你絕對有成本上的考量，不可能無限制的加大，所以應該想的是，如何在有限的面積內，能夠達到最小的RDS，所以sometimes會考慮用井型，或蛇型，或許能夠將單位面積內(W/L)提到最高，但同時還需考量esd的問題，因為將 單位面積內(W/L)提到最高，esd效果未必ok~6 r+ H/ \% o+ l0 ^, O; p
另外，降低rds的方法如上一帖所說的power line plan，正確來說應該是diff以上的metal plan（m1~mx），都會有影響。
作者: sensing    時間: 2008-10-18 11:21 PM
恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法+ s. w3 X: x" P8 q

' \) S* l4 {5 X9 k& u其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下
2 J" {3 `. K% e7 T. X( }9 x. q- `0 W. ?% _7 T3 }+ \! ^
創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低4 Z, ^; \8 m! A: K8 t$ H! x
" y/ Q* ]; {8 ~+ y
RON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬5 @+ `0 A+ Q1 D

7 W& B/ N6 R# R! S: b還是有其它方式, 小弟願聞其詳
作者: 小包    時間: 2008-10-19 12:50 AM
你可以從這個角度來想，power mos一定就是一種length，所以mos從drain到source的等效阻值是固定的，這是rds的基本值，那剩下多出來的阻值就是pad到mos contact的阻值，這就是我說的metal line plan的重點了，plan佳，會使pad到mos contact這一段路的阻值小，這樣去降低rds才有效~那要怎麼plan呢，其實可以試很多種方法，並且可以自行計算其中的等效阻值以找到最佳的方式，不過還是要經過實際驗証啦~我能說的就這麼多囉!!
作者: ssss0404s    時間: 2008-10-21 02:09 PM
標題: POWER MOS 的layout
u can reference pattern of RT6 |0 o# F# Z; N9 m: P( x  s
I have apply a pattern for power mos strature
作者: arichpanda    時間: 2009-10-23 09:20 PM
一直沒時間看the art of analog layout，太多了懶得看
+ \* Q( a8 c) ^: F) o& H# U% m感謝大大的經驗分享，收穫良多....
作者: milo_li    時間: 2009-10-30 09:39 PM
看来the art of analog layout 还是 必须好好去看看的啊！！！！！！！！！！！！！！！
作者: CHIP321    時間: 2009-11-2 10:35 PM
PS：补充以下内容，以便防止有混淆的概念
9 @2 E" b3 S. A6 _2 E
: ?4 k5 ]% E' P( P9 d8 u1，决定POWER MOS性能的因素很多而不仅仅是RDS
+ m% k8 g9 L) a, x, Q  V' G- F% Q2，TOP Metal 的 power line plan基本不会影响到RDS(不考虑METAL RES情况)，而是指较合理的power line plan会省出额外的空间来增加W/L，从而降低整体MOS RDS
' F1 h6 A# |6 A3，S/D合并不能降低RDS，相反就合并的管子本身来说，反而会增大RDS(S/D 与金属接触面积减小)，这一点在差分管匹配的时候影响尤其巨大。这样的优势是，降低S/D面积，也就降低了D端电容，同时也省出额外空间，可用于增大W/L,从而降低Ron。& q3 l* Q5 n, M9 \5 G, F
4，另外，出于ESD的考虑，有时候我们需要增大D端电阻，因为反偏结受冲击损坏几率较高，大的RD用于缓冲能量.所以这样的POWER MOS D 端更类似于ESD管，接触孔较 POLY远，RD增大，但是通常这种影响相对与沟道电阻而言，是为不足道的。5 f1 ~- A/ E( K$ [) K' P; Z
5，Hastings的那本版图艺术非常不错，但是他的策略更适合于老工艺，可以参考他的思路，结合我们的设计，自己创新出合理，可靠，紧凑布局，也可以参考下其他大厂的做法，一定会有收获。
- `4 @. V5 Q% b! \* a) f, q' C( F, u5 z2 g0 l. x' u# Z, {
祝好运，如有误请提醒更正。：）+ Y6 i( ?9 u1 R" ~9 S
; A2 \, [3 j( J7 Z- v
[ 本帖最後由 CHIP321 於 2009-11-2 10:49 PM 編輯 ]
作者: 小包    時間: 2009-11-2 10:50 PM
標題: 回復 14# 的帖子
「power line plan基本不会影响到RDS」→我並不同意哦~~事實上我們實驗出來是有差別的，而且有時後因為成本的考量，並沒有辦法選擇多層METAL或是材料較好的METAL使用，power line plan是很重要的。
作者: pph_cq    時間: 2009-11-3 08:58 AM
標題: 回復 15# 的帖子
赞成15#，power line plan非常重要，不同的布线对RDS的影响post simulation就可以看得出。另外power mos通常都比较大，所以power line分布均匀也很重要，到各个mos的路径尽量差不多，否则电流会不均匀。
作者: iamman307    時間: 2022-12-17 04:51 PM
the art of analog layout 真的感覺需要看一下



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