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標題:
為何視同一條timing path
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作者:
jerryyao
時間:
2008-9-18 07:40 PM
標題:
為何視同一條timing path
Dear sir,
* r1 w$ r; N4 k# e
請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
6 q3 R0 k( F9 q4 D4 g- ^
第一條 ： clock -> 同步SRAM -> 同步ROM的data input
8 t% I5 l8 f7 v+ `
第二條 : clock -> 同步ROM -> FlipFlop的data input
% ?4 Y$ N% Z$ P2 b# M/ ~% x
但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
# X2 ^- c5 U- W& I8 A
想要將ROM設成false_path要不好設，請問該如何做？
) F3 {1 d$ U9 C
謝謝。
作者:
sieg70
時間:
2008-9-22 10:46 AM
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
' Q& T/ |& D5 K; t0 q
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
! F8 X" P* n1 \; u6 K
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
0 y/ H% t2 r t3 Q T3 L/ k P( X4 X
: V) |/ O3 |- P# A" l$ [' ]0 o
還是你方便將這段code post上來給大家合成玩看看?
作者:
masonchung
時間:
2008-9-22 10:33 PM
ROM / RAM 是 DC 可以合成出來的嗎 ?
# X- b8 c8 B* ^: w4 R* m. r' [$ O# W8 a
除了 Register File 應該都不行吧
, r4 e, B) O* J6 t0 n
4 }- U( v% u/ w# @' k5 D
[
本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯
]
作者:
jerryyao
時間:
2008-9-23 09:42 AM
For sieg70 :
) Z8 j. {7 B( M8 l- ]+ s/ |5 D
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
$ m" i- {/ P5 G6 M) W: T
此外我也會去看log檔, 或是technology view，謝謝。
8 W& v& u4 l/ H' m1 N
/ Z( u/ c; R0 T w9 A* M
For masonchung :
& J! b+ a" A1 k n- n. ?
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
- h! T e9 n/ D( F' ?
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
, \2 l8 V* N% ?$ C
" E; O0 W; R: L0 i5 O2 }0 K
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本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯
]
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