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標題: NMOS 的 Body 這樣接可以嗎？ [打印本頁]
作者: shaq    時間: 2008-9-7 02:54 PM
標題: NMOS 的 Body 這樣接可以嗎？
我有一個小問題...
8 H+ j% A- S/ W5 @+ i如圖所示：" E+ L3 k' K5 l% g. M, Q
[attach]4965[/attach]" Y* Y, `4 W5 U9 W
& }: _, A; M5 P% R3 G
若我IC有兩種電位，一種是 VSS (0V)，另一種是 V-
) L! [0 y/ P% W; c1 xV- 為外部電壓，一定小於VSS.
6 T# i( n4 R! T* y3 A! E) n
1 k! ~0 D: l* z# h4 G; M我記得NMOS的Body要接到最負電位，想請問一下若 VSS 與 V- 同時存在的情況下，( a6 X7 G! f! n: R" Z: d
M0~M3 這樣子接會不會有問題？7 }, O1 @7 |# B$ w; |' U4 ~6 Y" f

  N) W! w" T7 n7 T這樣的情況下，請 Layout 工程師把不同電位的Body island畫開一點就好，還是根本就不能這樣接呢？
作者: aleck    時間: 2008-9-7 05:12 PM
基底為P-sub 的NMOS 是boby 都是vss為主~~,除非你的Process有isolation NMOS 或者可以
作者: yalon    時間: 2008-9-7 06:38 PM
也就是說. 9 i. C3 k: x- N' }
你的 nmos & nmos (pwell & pwell) 需有被隔開來. 如 n-sub 或是 deep-nwell.. f/ V) a* @8 I9 n
而這 n-sub 或 deep-nwell 有被接上最高電位.
1 x8 C" a- }! B5 C4 H如何應該就沒啥問題了.; I; j) d% c5 X( w
3 l3 O, Y" z0 }
說法如有誤.. 歡迎指正.- i* J7 F+ f; a1 R
: z- t- G- J1 M* r# q
作者: basil    時間: 2008-9-9 04:45 PM
根据工艺情况来决定呀：; a/ F; O  X# M8 k
对于NMOS，如果是P_SUB，N_WELL工艺，因为NMOS 都做在P_SUB上，所以要! g5 x' Y: s% V, d% K
接两个电位是办不到的，只能接最低电位。但如果是N_SUB,P_WELL,可以将两个分别
9 @; w( k8 E$ F, y& |放在不同的P_WELL就没有问题
作者: isscc    時間: 2008-9-13 12:43 AM
ㄜ...不行吧* E8 }5 l1 b: S$ e* O# f! T' G
請上面那顆body端請接到下面那一顆的d端
5 l6 [. x0 K4 ]- t6 ?下面那顆的接到vss或v-$ S$ g, n3 V: M" y, |
如果你這樣接 假設vss都接地 那就沒有body effect拉
5 Y9 I* I4 X% Z  v+ i那都給你設計就好拉 哈哈
9 o; S" g5 x5 y' p/ T開玩笑拉 不能這樣接拉
作者: cking0720    時間: 2009-6-30 10:04 PM
看你的製程. a% y4 G& A+ q+ O$ ^5 Q# X
如果你的製程是   N-well, P substrate  
. v/ L1 o8 ^! Q1 u5 r; r則NMOS的BODY 就一定是接在最低電位， 因為 substrate是最低電位. K- L+ R3 Z( g# ^4 G
, P4 L6 T( p# r: R2 N. r' P
如果你的製程是 N well， P-well $ F6 P6 S* _6 S/ d
就隨意....
作者: weixinglu    時間: 2009-7-3 04:01 PM
只要你的这个管子在实际的硅上没有管子工作特性以外的电流通路，可以，看电路怎么设计。
作者: instantly    時間: 2010-1-24 02:01 PM
假使V-是由一個negative pump generator產生的,那不就會有一個漏電路徑~6 Z3 w7 }6 M1 b3 L* d: c, `; q
From V- to VSS leakage path
作者: jesseyu    時間: 2010-1-25 09:15 AM
In fact, the two grounds will be connected finally at board level, they're acutally using just one substrate( unless you're using the so-called deep N-well). So it's all right to connect like this. However, in the layout, one more layer needs to be added to differentiate the two grounds
作者: winch    時間: 2010-2-23 02:57 PM
不行噢 這樣會短路讓VSS 與V-透過body短路，除非你將body視為電阻，相當於SS 與V-透過電阻連接
作者: hoodlum    時間: 2010-2-24 12:27 PM
小弟的愚見為, 通常製程的substrate為VSS, 通常為0V8 W0 F+ @0 Z6 R" p# ~( a4 E% C; V
那麼M2 M3
作者: hoodlum    時間: 2010-2-24 12:30 PM
M2 M3需要有獨立的P-WELL來處理此V-
  i, D% G$ Q! T& ]$ \且就我所知此P-WELL外部還需一個N-WELL
" p+ F: j  u8 B圍住不然還是會有VSS to V-的漏電路徑產生
  U6 r; z9 B9 N- `所以要這樣接可能要看製程是否有此類型WELL提供
' i) F( O( c# h) h4 ?給設計者選擇, J( V  ~+ I; u4 z) _3 r
8 {" x$ {/ G8 r. m
PS.上面那篇小弟不小心按錯,不是故意回兩篇
; I6 o( |+ ]0 j% p1 `$ y       抱歉
作者: jesseyu    時間: 2010-3-2 11:58 AM
It depends on how you implement it. There's so called deep n-well in CMOS process that nmos can have different ground. If it's the case, it will be all right to connect to vss or v-
作者: hiyato    時間: 2010-3-6 11:26 PM
有看過用bulk driven的方式，可以找找相關的paper來參考看看，
6 C, R5 C8 c  O1 b但若你是想單純的降低vth的話，可能要留意V-的電壓值，/ K9 Y# M: r- i/ A0 `" d
以免導致latch up。(如有說錯的地方，請幫忙修正。)
作者: spring30467    時間: 2011-9-16 11:32 AM
之前還在煩惱VSSD跟VSSA的問題 隔開就解決啦
作者: ONLYFLYSKY    時間: 2011-9-16 08:17 PM
是可以這麼接的，看電路的設計以及使用製程的考量，如果有考慮到是利用buddy effect的設計，設計的尺寸會比cmos設計的size還要小在晶片上可以偷一點rule而利用不同電位的p-well的isolation即可8 c7 u# o6 K- j; r2 I9 ]( F
! w. r2 H) A$ m8 R8 H. K
因提出問題的人並無將使用的製程講明，故目前得到的資訊是很兩極



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