Chip123 科技應用創新平台

標題: 類比佈局、body端、匹配的一些問題，請幫幫我~ [打印本頁]
作者: bairshinyuan    時間: 2008-9-6 09:23 PM
標題: 類比佈局、body端、匹配的一些問題，請幫幫我~
最近遇到一些疑惑，希望會的人可以幫我解答一下~~
  S$ e5 x' z. {1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??% x  h9 V" h. ^; C
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
  T, p% k0 l1 ^9 u3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??3 Y: I( M1 l& G- x1 w* i: O
4. 到底為啥要做匹配的動作呢??
1 V3 F2 T2 A/ i  P5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
7 B8 B: q7 ^1 v: q4 o  ^6 a( a/ w
' t* x. [4 U& |# t1 X不論回答與否，在此先謝謝大家囉~~
作者: bairshinyuan    時間: 2008-9-6 09:26 PM
補充：- l5 |/ T/ v4 z2 f" M9 i
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
作者: motofatfat    時間: 2008-9-8 12:52 PM
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
; T* K& I  i& o; Y會動只是基本ㄉ,特性和達到規格ㄉ要求, V) p% X. M$ R6 q& g3 k8 {( Z# G
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??& Q) k+ [, t$ s( q% G
可以阿 只要封裝能配合 放哪都行4 r4 V3 \2 C/ {/ k+ y
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
8 {: [) U4 f, |; [- ?: n( G看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
9 {# n( C  _4 A- V- ^還有  你把MOS 當瞎密用
; Z: A: s! h  q0 R 是為了消除雜訊&防止latch up才接電源&地嗎??
7 w$ L. ?* o# @' c( Q3 [& b; V7 t% j+ D不一定- a  N0 x7 A5 L3 D' N
4. 到底為啥要做匹配的動作呢??. }& Z8 z4 z; D) T2 I
未了使匹配ㄉ元件在製程上做出來愈相同! c( y- U: u, [  R
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期" ~" {2 X8 k3 I+ x( L" d2 t1 v
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
6 }$ W& {* E" G0 c" x/ X  J這邊多爬爬文ㄅ
0 r' G. S) \6 N+ T8 e6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
. ?$ D! F, }. Y- M$ M9 p2 n有阿 直接放在電路上
- ^2 M" S/ R' e  T- t! Q通常不會這樣做
3 p1 S) W% r/ r4 e9 V所以有PAD limit or Core limit ㄉ說法
$ Y9 B- `% p3 f, |4 A% D: f即因PAD 決定面積或因Core 決定面積6 T7 G0 r$ A9 S8 t' F4 {
這些答案希望對你有幫助
作者: kanoson    時間: 2008-9-9 08:02 AM
3. body effect
) H; u  W: H. R! t& _6. link finite pads
作者: bairshinyuan    時間: 2008-9-10 09:55 PM
那請問一下PAD limit < Core limit 會怎樣??% G% e! r8 g9 g# D' w
PAD limit > Core limit 又怎樣??
' ~: d1 \' C8 u# u; K) c優缺點分別是瞎咪阿??
作者: motofatfat    時間: 2008-9-12 09:41 AM
那請問一下PAD limit < Core limit 會怎樣??
1 t9 r7 G& v& |" t1 B( }4 RPAD limit > Core limit 又怎樣??
0 y- g8 g/ m2 Y  z, x  I" A$ b優缺點分別是瞎咪阿??
0 s0 T) G+ ]4 J2 x
& p6 U8 ?6 [8 _' C8 R7 E不會怎樣
" q# K2 l2 N' |  P" x) |5 w編個名詞來溝通而已" Q$ d  b4 a! R" Q2 H4 u
PAD limit 是指因PAD 決定總面積- I. z4 p5 {. Y
面積利用率較低  g& P4 ?1 ~3 t8 p7 n" y& a  W
Core limit  是指因core 決定總面積+ e+ P- X  d; {' G
面積利用率較高
7 D7 V: u* l  {4 R; M* @ 一分面積  一分錢
3 S, h- A9 P$ ]( E; r能做成 Core limit 最好
作者: anita66    時間: 2008-9-16 03:23 PM
Hi,
6 C" f* I# Y& F# `4 t+ ]( C- K/ T應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.# I' s) v5 Q6 R$ n# T. h6 k
希望能有所幫助,3Q~
作者: 小緯仔    時間: 2008-9-19 02:14 PM
那如果是N-well製程
  a/ H5 ^; K# U  ?' ~& v& p$ a
) u" {- C" Z8 x2 C$ _% XNMOS的Source&Body接在一起時
( V+ U' n6 ?* S( E( U, C& _; \+ v# n
9 G- h0 o4 v1 c6 G2 h% h而Source又不是在最負端，那該怎麼辦？
作者: motofatfat    時間: 2008-9-19 02:46 PM
那如果是N-well製程& V2 x* h$ B! L

4 k" I; a4 g- o7 h2 ?$ HNMOS的Source&Body接在一起時% w  |3 @+ a/ c  Q( f6 t

' i* g" W* q- }( a) b# \* Q而Source又不是在最負端，那該怎麼辦？1 L+ [" ~- T( `5 @
5 |/ E$ `4 R( D+ R$ v& H. k
瞎密怎麼辦
7 @( U( ~- E+ i- m看不懂問題: a9 Z# |; i' \
NMOS ㄉ body 是 psub
1 y' n7 P2 N( L8 ?1 H現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
. _, ^0 V. B: k- t/ blike pmos ㄉ body nwell 愛接哪裡 就接哪裡
作者: skeepy    時間: 2008-9-19 03:38 PM
原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
7 {% [9 e0 v2 x- d4 o6 z) \) @3 J那如果是N-well製程
3 ?" h- Y3 U+ q3 O+ m
1 P( R  B! Y7 ~, {  F4 t/ v# K* vNMOS的Source&Body接在一起時
1 p0 F- z$ R; ?# w; r! `
' O" o+ V# \( `. [而Source又不是在最負端，那該怎麼辦？
9 G/ L( X& g; i5 M

3 M' U8 T0 M+ C7 s2 J加道NBL將那顆DEVICE隔起來。
作者: yingzi07482    時間: 2008-9-19 07:35 PM
layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差
作者: 小包    時間: 2008-9-20 12:55 PM
以我layout analog layout 2年的經驗~~~) P8 s9 `1 p( W- q& X( Y0 b$ L& i
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??( u* m- k4 O/ w7 J0 n, p/ E
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
- t4 w0 J+ S! ]: P' w# z  x7 l! ~9 j  ]  E, @5 E
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
& G2 H+ Q$ O: QANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
! F7 S( Z. C; f; B    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。) k( U3 x9 |/ ~9 l' a
5 E) x5 ]6 w% s/ i5 M% L
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??" J) |+ G, B% u5 j
AMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。6 o3 ?  s4 j& a" l1 M6 V

) ~4 u: \$ G$ b/ c1 G& \" e; p7 n: c4. 到底為啥要做匹配的動作呢??+ `. d$ T4 f& _% ^' N: [: I
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。
* z1 j9 t7 c2 P0 _$ T  B& S7 E- E& l& W4 O' c- q
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
+ W* h7 U# N' }* C) m/ T0 T7 }ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
9 |, G7 t6 g7 ]& v, c* D5 u3 C2 [
% T& q3 {% e+ I) B; s以上是我在這兩年內所學到的東西，僅供參考。
8 q3 U) O$ ^+ ~7 ~: B希望以上回答能夠幫助到你。
作者: astrosummer    時間: 2008-9-24 04:19 PM
虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,/ v: X$ _2 p9 U1 C
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??5 u6 D7 X" F  \2 H$ Q
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?
作者: ecalfs    時間: 2008-9-26 04:27 PM
core limit 不需受限原有框架& U0 U" m; [( x) B
; D9 T* J; |! }4 e7 G; Z
1. Floor plane需規劃好(有彈性變更的可能性),以省面積
6 C: U* X3 k3 M" c  W2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成6 n8 v  z. J6 b& x) V
3. 最後確認Bonding diagram
作者: ecalfs    時間: 2008-9-26 04:31 PM
補充:
  t- }# h  b1 b. G4 |7 s1 {  B* i) S2 m+ }( [! J
需注意ESD solution, power cut....



歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/) Powered by Discuz! X3.2