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標題: [verilog]real 問題 [打印本頁]
作者: hieikk    時間: 2008-9-5 01:41 PM
標題: [verilog]real 問題
首先，我老闆給了我一個工作，將一個c code，關於morphing(圖學)演算法實作在Altera DE2-70這個版子上 ，由於我還是新手沒寫過verilog code，所以我就去買書來讀，也在網路上找了很多投影片，都發現很多都有介紹real這個data type，可是我在實作時，compile錯誤 ，說不支援，請問一下，是本來就沒有還是我的compiler不支援而以，順便再問一下，如果有這個data type，那它是依照IEEE 754所定來的嗎？因為morphing裡面用了很多double，$ T/ x: Q, s$ j# E7 P" o
: W* z  ]& t, t0 i- X5 g/ w/ N
! u8 t/ R" P" e2 B
compiler: Quartus II 8.0 Web Edition0 x0 ~; ~+ A: }! x* T0 n" Z7 D
os      : windows xp
0 z+ H8 ?6 p* O+ }
9 k* g$ J! U  z. r) E[ 本帖最後由 hieikk 於 2008-9-5 01:42 PM 編輯 ]
作者: masonchung    時間: 2008-9-6 08:49 PM
real 的精確度 你想用硬體實現嗎 ?3 _) F  f# C8 l. K1 u
請記住硬體沒有小數點這種正反器 不然 F.F. 都要串成火車嘞ㄅ
作者: sieg70    時間: 2008-9-8 12:23 PM
標題: 回復 1# 的帖子
目前的Verilog還沒有這種東西, 你既是Altera的user,. J; I$ l1 s5 j4 ]: T/ U
可以試著用DSP Builder這套tool, 幫你把演算法改成RTL去合成; A' W+ d  K: |. V; W, z0 ?+ A
對作演算法的人會比較輕鬆, \, |0 X& }- f. ^5 N: q$ v
/ m! C. h& V* o  \; s0 P8 t3 b
或是你可以自己寫也行
作者: hieikk    時間: 2008-9-8 02:46 PM
原來如此，不過為什麼好多書上都有real這個東西 $ _6 F# R) K8 `) L' s

" V, r/ t2 t* ~6 a5 m# N9 F
/ \* w4 Z8 `5 B
5 @7 x$ i8 w6 D$ H7 L. [& f4 R4 n: c, i" w: Q! R4 b
- N; W6 ]5 g- P# l6 }8 |! e" n. Z4 Z& D
感謝一下二位的回覆
作者: madoka28    時間: 2008-9-9 02:29 PM
'real'  only  for model usage , cannot use for synthesis
! o3 T+ E* h4 H. ^' Jyou can find many verilog model ( PHY, ADC, DAC ...) using 'real' 2 W  E  ^3 H/ h% P1 x- u
but it just is a model , not a synthesizable  circuit
作者: jinkun    時間: 2008-9-15 12:57 PM
該real語法應該僅適用於Testbench的模組當中。而在合成時，並不支援該語法。
作者: bfyu    時間: 2008-9-28 12:37 PM
標題: 以后用SYSTEM C就可以了
以后可以用SYSTEM C,目前RTL综合不支持，不过应该可以作为testbench用的吧



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