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標題: Transient 與 DC 模擬結果不一致，是哪邊出問題？ [打印本頁]
作者: shaq    時間: 2008-8-13 09:17 PM
標題: Transient 與 DC 模擬結果不一致，是哪邊出問題？
我在設計一個 Bias circuit, 電路示意如圖所示。3 N9 w* e& b: T" e
- B' K! c  q$ d9 a; z5 U
[attach]4760[/attach]
. v9 H  {  {. s) C1 mIref 為 bandgap reference 產生，我希望 Vo 的電壓為1.35v左右。# y# V1 a- F9 F. [9 I

/ w7 h$ p1 u8 Z( p我在 DC 模擬時，Vo 可得到正確的電壓。 但在跑 Transient 時，Vo 大約為 0.75v 而已
3 E+ h5 d+ @! m0 b1 V# q/ C7 K. x3 {/ U& E
Bandgap reference 已加 Start-up, 由模擬時可看到 Vref 已被拉起到 1.0v，
4 i; p: R( T  l) I此時，電流也產生出來了。
5 v  O. f7 [: m6 f; Y  |+ D6 _  Q* Y( P& H: e; d( Q
但 Vo 的電壓就是與 DC 模擬時不一致，不知道是哪邊出問題 ...  百思不得其解啊∼
作者: finster    時間: 2008-8-14 01:20 PM
你在跑Transient時,Iref的電流是否正常,因為有出來並不一定等於電流等於你在跑DC時所設的電流值7 Q% H7 q7 D- Q0 F* P- Z3 i' g" \
另外,你 Transient的時間設多少,會否電路還沒有穩定,把 Transient 時間拉長再看看
作者: li202    時間: 2008-9-8 11:55 AM
這樣的設計不好
/ H% x, T% t" G% M0 ]" s& X利用兩顆MOS的Vds來做偏壓是很容易因製程關係而跑掉的~~~
, N. [7 Z- B& R, {4 E) u2 D" i& _! C
tran與DC的收斂會不同，導致Vo的差異會很大. A: X, C* U) I( `1 B. {
3 k2 X; O' z5 S0 ]2 z
[ 本帖最後由 li202 於 2008-9-8 11:56 AM 編輯 ]
作者: sensing    時間: 2008-9-20 10:56 PM
這樣的設計VO容易隨製程變化而飄動, 因為M4 與M7上的電流決定了VO值,
- l9 {; B+ w7 M" C( E4 Z8 z. [但是此電流在這樣設計下卻是不容易穩定, tran. 模擬通常應該比較接近實際情形
( l! N3 m/ |0 p(如果條件設的好的話)
作者: yoyo0204    時間: 2008-9-22 01:45 PM
標題: 回復 1# 的帖子
Bias circuit要輸出1.35V,可以加大m3 的length,讓m3的Vgs變大到1.35V, $ `- }' }+ _% l4 N6 ^/ K
在接出去



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