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標題: 有關Layout的問題 [打印本頁]
作者: lzx    時間: 2008-8-4 02:59 PM
標題: 有關Layout的問題
小弟因為電路設計圖上每個NMOS的substrate $ m1 f& Y* p) ?" n$ T" c
不是連接同一端點,Layout要如何畫
/ F; x) M* A, ~1 _* s# D/ |3 \是要在每個NMOS上畫P-WELL將NMOS隔開嗎?
作者: sw5722    時間: 2008-8-5 02:28 PM
一般來說,我們只用到n-well這層,n-well圈起來後,內部是n-well# x4 A, \6 C) d5 t+ P4 H
外部就是p-well,而nmos通常都在p-well內.9 G* O2 h. {& ?4 c. a
你說的不知道是不是native device,如果是ｔｓｍｃ我記得還要- l, i" T, w: y7 J! j
加ｎｔｎ這層,詳細情形可參考lvs的command file,表頭會有一
) q# J8 ~8 t/ j1 `% ?1 ]1 V" x! P1 o些特殊元件的描述,告訴你該加什麼.或是design rule pdk去參考.
作者: becky    時間: 2008-8-5 11:14 PM
標題: 回復 1# 的帖子
基本上要先知道您所使用製程,
5 [6 k8 Z, P3 I9 \不同的製程所能提供的元件也不同,2 d. p% S/ g: A7 v) t, `# q: @4 z
比較基本的製程會是共底的,
; l4 ]& P  V8 A3 y! g也就是NMOS的substrate必須接同電位.
作者: skeepy    時間: 2008-8-6 01:17 AM
看一下design rule有沒iso nmos，有的話就照著畫囉。
作者: motofatfat    時間: 2008-8-6 10:22 AM
看你ㄉ 製程- D3 e: c9 B$ @- M0 ~7 E) q
PMOS ㄉ body 在 NWELL 中
' V: n% F. Q+ P8 ?0 e+ ]7 kn+ diff
) Z2 V$ {; N4 i( l% M/ [3 H
' G9 l9 q- F1 ^5 d- HNMOS ㄉ body 在 PWELL 中9 X! H& u! A0 U
p+ diff ( [9 N' A9 n/ k1 m8 P  X

5 }% h! }4 U- R0 q4 N如果每各NMOS ㄉ body 都分開
6 v3 ~1 @2 Z; w, b4 o/ Y6 _) |那代表 PWELL 都要分開
作者: CHIP321    時間: 2008-8-9 12:59 AM
其實這個問題會比較痲煩,尤其是你有VSS,GND,AGND什么多個不同地電位接到SUB上的時候,雖然實際上,由于工藝限製,他們最終總會連接到一起,但是出于信號雜訊隔離等等目的,LVS和LAYOUT上還是要求區分開來.
( N$ J" {+ o/ c4 S7 z' R  K  b6 y# N* A8 L% s
用NWELL圈起來恐怕不行,如果妳是環狀的,SUB在WELL下還是連接到一起的,依然會提示SOFT CONNECT,SHORT錯誤,不過這樣做對隔離雜訊是有益的..如果妳是整個覆蓋一層NWELL,那你就沒辦法做NMOS了(指的是常見的PSUB MOS製程)...
) D5 l5 Y+ f2 q, q" a3 r, u/ l- ~4 N在臺電的製程下,lvs command文件中,好像定義了一個類似PSUB2這樣的層,用于專門針對不同ground to sub情況下來在邏輯上分割psub區域.如果是TSMC的,那可以用這個層來把MOS圈起來,就沒問題了.) U& ~( N9 s# _$ X5 Q
% W1 z0 U' F+ `/ ]2 a
如果你是其他Fab的製程,可能就比較痲煩了,可以請FAB支持人員提供多Ground的lvs文件,如果不能獲得支持的話,可以自己脩改lvs COMMAND文件,只需要做一個將普通PSUB分離出來的DUMMY layer 就可以了,calibre應按沒有什么問題,如果你用的是dracula的話,要註意的是要修改下connect的definition.你可以把sub 和sub2看作2个没有连接关系的sub来修改,也可以做一个虚拟的,类似与NTAP的層,把sub放在NTAP(sub2)中,我比较倾向于后面的方法,因为感觉这样修改的内容比较少,而通常的lvs文件都是從PSUB,NWELL开始定义层次逻辑的,所以前者要变动的较多.其他的方法還没有尝试过.
/ C: e, c' S4 p
# Y/ V# c& D9 g4 t这个只是我的理解,可能有误,只做參靠.
: F+ R+ i2 ~7 f3 h& a1 m; F6 w9 j- D
% h' L# G% e5 l; R5 e' b# `GOOD LUCK ! SINCERELY
作者: shmiyi    時間: 2008-8-11 07:36 AM
標題: 有關Layout的問題
要問RD有幾種電位
1 E- J  A$ X- C) x假如確定IC只吃ㄧ組電位 (VDD&GND)9 R- ^+ t$ E6 y+ n: \5 A0 X0 L
那就可以專心研究製程的P-WELL畫法8 c( u- S' A. n: m- B- k: q
特殊元件有特殊的畫法要看DESIGN RULE/ c; h% z) g+ v. p& ?- Q3 K3 w) |% Y
都不確定用問的 經理或LEADER( d- i& f; @4 R1 w
不要死稱裝會
作者: terriours    時間: 2008-8-14 03:39 PM
標題: 我想问下你
你们能用deep N well吗？只有PWELL吗？电路不能改吗 ？这样画会很浪费面积，可以和designer沟通一下。



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