Chip123 科技應用創新平台

標題: 打負電壓到外掛的PowerMOS，PAD 要自已設計嗎？ [打印本頁]
作者: shaq    時間: 2008-7-26 03:04 PM
標題: 打負電壓到外掛的PowerMOS，PAD 要自已設計嗎？
因為我Power MOS 是外掛元件，因為 S 端是負電位，為了要關閉 Power MOS，所以 G 端要更負才行。
* t2 l, B' r2 ?& B- L; Z
7 \; r! f$ R) D, U請問一下，這種情況下的 IO pad (with ESD) 是不是要重新設計？
7 x7 c" e1 E0 U* C# ?" [$ O% I0 p# U8 Y' h0 ^: P
再問另一個問題，那我需要再設計 Buffer 去推 IO pad 再讓它去驅動Power MOS 的 Gate 端嗎？
: J$ R  p# i  E1 f3 a還是負壓產生後，直接用 IO pad 去 driving Power MOS 的 Gate 端就可以了？
作者: finster    時間: 2008-7-28 06:03 PM
你這種情況會有些問題1 \' g6 m. ]$ e3 @3 J7 H, ]# V
在打ESD時,會打正電位和負電位,而且此時chip內部是不管它的function和動作情況,所以Power MOSFET的Gate電位會是近似floating的情況,除非你default有設值
  |6 k8 c7 r$ |) j2 B8 m1 {8 W& k. o  r" U( o$ I8 U6 N! T) r
另外,如果你要產生負電壓,除非chip內部有負電壓可以使用,不然你就要自己設計出一個負電壓
/ C' n6 S" L+ Y6 G8 I, L不過,除非電路有其需要負電壓,不然,我們不會特別去設計一個負電壓來針對ESD



歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/) Powered by Discuz! X3.2