Chip123 科技應用創新平台
標題:
请教lvs高手
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作者:
minxia.lee
時間:
2008-7-24 05:01 PM
標題:
请教lvs高手
本人用的是dracula，做lvs时，电路图和版图上同一个与非门的两输入管脚刚好接反了，可是查不出来，为什么？
作者:
minxia.lee
時間:
2008-7-25 09:24 AM
本人找到的一个方法是在LVSCHK[OPTIONS]这个命令中，在options处填上【X】选项，这个选项可以上比较进入到晶体管级别。个选项解释如下：
) e& w. j7 j6 L
A：合并串联电容。例：两个为1c的电容串联合并为0.5c的电容。
, v J5 E2 p2 Z) s) L/ o
B：合并组件如MOS, LDD, RES, CAP, DIODE，但不合并并联BJT晶体管。
`, Q5 R4 ]. t" W- Q6 B% M
C：组合晶体管形成一个整体器件，如INV, NOR 等，但不能应用 X 选项。只有被指定为
或N类型的晶体管，才会被识别。
7 d# C6 i& c3 h# ~% h' d
E：匹配器件如：MOS, BJT, DIODE, RES 的尺寸。
: o$ _ W) C# D |2 H( V+ w2 |
F：过滤没有用到的MOS器件。使用FILTER_OPTION是要将此项打开。
4 J7 U4 y( j2 z: E% r0 H
G：对schematic 和 layout 应用相同的规则过滤。使用FILTER_OPTION是要将此项打开。
4 j& }/ O, u: e, J/ \
K：保存器件并联状态，默认为合并。例并联电阻，并联MOS器件。(注意尺寸的计算。K选项将会让B选项失效)
?0 p9 I+ a3 m
L：与C选项相似，但不组合AOI或OAI器件。(L选项将会让C选项失效)
) w5 e3 T; F1 C; g
O：组合并联或串联MOS结构。默认值将不会组合SMID或PMID结构。该选项打开，LVS可以识别BiCMOS结构或门级层次。使用O选项将禁止打开X选项。
! ~% H) \% T# D$ _1 B4 x6 }
P：识别CAP极性，极性端反接将显示错误。
8 `, N& [+ b9 f$ Y
R：合并串联电阻。
! M. k/ l% c3 v. f* e6 X7 F! X
S：合并分列式晶体管结构(假的并联结构)。
8 m/ r7 k h# o8 w* V
T：在匹配时，将sub 端作为一个通常的连接端来匹配。
9 e- m$ M; }& M8 a0 `" ^
U：在(.lvs)报告中去除多余信息。
( D1 j0 e. ~# W; L6 d9 d
X：比较将延伸到晶体管级。例：NAND2两端连接会有顺序。
; [4 g0 T- \, p! V+ B% x
Z：过滤没有连接到P/G的器件。
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或N类型的晶体管，才会被识别。7 d# C6 i& c3 h# ~% h' d