Chip123 科技應用創新平台
標題:
verilog 語法v.s LVS (
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作者:
pai001
時間:
2008-7-23 06:54 PM
標題:
verilog 語法v.s LVS (
Dear all:
2 h7 S; G$ @ I0 I8 ]
請教一下, run lVS 時吃的verilog netlist 語法
# r( Q9 M. _2 N9 y% N4 \/ |
分別為
+ t1 v( o4 ?) |* i- D. a# q( [1 O
PH PHVREF12I(VREF12, TVREF12H_);
7 G v# V1 T9 q/ A4 @2 A% I
PH PHVREF12I(.O(VREF12), .I(TVREF12H_) );
! L" d5 E4 F) n- Z
+ q- ? R+ n& i, `
這兩種對verilog 語法來說都是合法的
3 _' A0 n4 \7 s1 p) B
但對LVS 有差異嗎? 會有問題嗎? 不ㄧ樣的tool是否有不一樣的限制?
I3 O1 n( m) l9 g, h+ b8 W* ~7 q
是不是tool 有選項可以選?
7 O+ N# |/ G- `+ H7 P
謝謝大家囉
# R2 f x" n! ]6 V
PS: DRACULA RUN LVS
7 P4 p; H6 K w8 [
作者:
tzuenhau
時間:
2008-9-2 08:11 PM
這看起來挺嚇人的囉 會不會很難壓 我倒是看不太懂的丫 真是恐怖的囉
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