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標題: 急!!!!電感的layout question [打印本頁]

作者: jelinwu 時間: 2008-6-4 02:38 AM
標題: 急!!!!電感的layout question
想問一下，如果沒有製程的PDK，即使把電感畫好，cadence要如何才能extract that inductor，若cadence認不那個電感，有辦法做LVS和postsimulation嗎?
急需高手解答，謝謝。

作者: redteaboy 時間: 2008-6-4 02:41 PM
像我公司就拿製程場現有的但有認的方式就是在畫好電感那螺旋狀的金屬層打上一特殊test rd 的netlist 也特別定義那電感外圍一層製程場定義layout

作者: redteaboy 時間: 2008-6-4 02:45 PM
不好意思我沒注意你沒有製程場PDK 那你就創一曾給電感用

作者: 12345 時間: 2008-6-4 04:51 PM
大哥,電桿不要自己畫,會死人,自己畫的一定不準,沒pdk,可以拿之前work的來套,不然跟他們晶圓場要standard cell來改,認不到inductor,那就是劃錯,或少蓋dummy layer,不可能認不到,除非command file寫錯.

作者: arthur03226 時間: 2008-6-6 11:38 AM
給大家一個觀念，有些小公司是沒辦法拿到晶圓廠或是eda公司給的一些資料的(我目前這家就是)
至於為什麼........在這也不方便明講，大家應該心知肚明。

所以以下針對樓主的問題回答
你要在lvs & lpe command file加一道layer給inductor用
在inductor layout上蓋上那一層layer
然後再command file裡面描述運算式(這裡就又是另一門專業領域了，我目前也是自學當中，無法交你怎寫)
或是你拿到的command file本來就有定義inductor這個device就比較簡單。
直接去看他描述該有哪些layer，直接畫上去layout就好。

作者: 12345 時間: 2008-6-6 05:45 PM
若是真的拿不到,那就是要自己try Inductor(要發時間, 看你要怎try,一次丟好幾種,還是分批),一般BJT就很少自己畫,都是拿work的來套,何況是RF( 高頻),RF layout差一點,結果會差很多,最好還是拿 pdk,或之前wok的來套, 或stantart cell(因為這3種都是work的CELL),可省去不必要的時間,IC的時間就是金錢(現在可不像以前,競爭太激烈,不但要小,便宜,校能好,省電,不能有小bug.........,不然很難賣(會被買主訂的滿頭包),乾脆去賣咖啡, 還比賣 ic好賺)

作者: daidai 時間: 2008-7-9 09:41 AM
There are some available tools to do EM simulation with layout and related technology information for extracting inductance, like HFSS, ADS Momentum, Lorentz, etc.. With them, the S-parameter or lumped-model can be obtained without PDK.

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