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標題:
Level Shifter for clock signal 的問題
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作者:
shaq
時間:
2008-5-31 11:35 PM
標題:
Level Shifter for clock signal 的問題
請問各位，什麼樣的架構適用於低振幅 Clock signal 轉成 VDD 準位的 Clock signal？
: d$ g$ |8 L6 y- i$ y9 O
如下圖所示...
; w' a Y. U+ f) Z- W9 A8 L
[attach]4291[/attach]
( |1 K& `7 \$ z8 C
: K; j- g8 J0 E2 Q
其中，VDD 為 2.5v ~ 5.5v
$ F G; S* ]9 t8 ?
Clock signal 的指幅則固定為 1v
% a3 ~( g% M$ `8 k- y9 v) L+ G- z
% ^: D* C5 t8 ^. q6 }0 Y
我試過傳統型的 Level Shifter（上面一對 PMOS 所組成的 Cross-couple pair, 下面一對 NMOS 組成的 differential pair input)
8 G; z# o+ G2 u
但無法順利的 Shift 到 2.5v，我想是因為架構的關係 最小輸入的 Level 準位大約為 0.5*VDD 才能正確的 Shift 到 VDD.
( o ~# n7 w7 ~# Z/ Q1 `
6 ~: R/ Q. e! T' m1 S
希望板上能給我一些意見，謝謝各位。
作者:
gimayon
時間:
2008-6-1 03:05 AM
調整 P N 比例~~
6 W1 r* s3 h; ^9 [- l. k7 ?
調整 P N 比例~~
3 t) f6 g# n$ h
調整 P N 比例~~
作者:
shaq
時間:
2008-6-2 10:15 PM
多謝 gimayon 兄 ，我會試看看的
作者:
monkeybad
時間:
2008-6-3 10:06 AM
因為NMOS gate 只有1V 就要產生足夠的拉力
1 O6 K& p- K4 J- h x8 ]8 `# m
所以就是把N比例調大 P比例調小再試看看吧
作者:
yutian
時間:
2008-6-3 02:45 PM
之前我也做過level shift circuit，如果想要實現你說的哦功能，要使NMOS比PMOS大點，才能有很快的速度來上去clock signal。這主要取決于你的spec，比如0-VDD signal rising and falling time。
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