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標題: verilog除法問題 [打印本頁]

作者: wendyht 時間: 2008-5-20 09:02 PM
標題: verilog除法問題
請問:
   在VERILOG的除法運算子,算出來的結果要如何有小數點
   例如:9/2 = 4.5 ,但verilgo算出的都只是4 ,0.5要
   如何算出呢??

作者: walltsou 時間: 2008-5-21 09:53 AM
請看我之前發表文章"FPGA數值運算問題解答收集"第二篇"定點數小數表示法"。

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