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標題:
當layout工程師考試需要考那些 ???
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作者:
ynru12
時間:
2008-4-19 11:02 PM
標題:
當layout工程師考試需要考那些 ???
如果公司要考試來當作你的能力評比~及考積方面
! P. Q; g5 I: Z/ N7 U
然後有分學科及術科~
" o# u, u$ O0 u& R; Y2 v
學科方面的話，是有涉及到電路設計的一些部份及英文單字
1 Z8 |# [6 I$ p; X5 C! {
術科的話，應該就是操作!!!
' t9 ~% R/ [2 N! {
你們會有何反應???
* B; r; t5 M- a) `7 m6 D
我的感覺是術科是ok，因為layout就是要畫圖
$ N+ B0 n: t9 Y5 z5 M: n' w
學科方面就有點怪~畢竟你是layout工程師，並不是設計方面的
: o- w- H A! ]+ m$ S* n, n0 s6 `
卻考到電路設計方面的~難不成是想要跟rd相吵架嗎??
/ E/ X0 F& _ z/ C
這是我的感想
0 x" ?" _2 P Y* k
$ N( D" _3 D, S) Y. R, S5 h
不知各位前輩們遇到這種事情時，會有何反應 ???
作者:
tzuenhau
時間:
2008-4-21 10:23 PM
不知道目前在上課 不知道這前景怎樣!? 所以說還是挺茫然的 怎辦 本身是念電子的 還是除了這還有哪方面比較有前景的
0 O' X% ^& Y4 n8 n. e
嵌入式嗎?!
作者:
angle
時間:
2008-5-6 01:09 PM
我覺得要看考電子電路到什麼程度耶
( P/ B( q( Y# k' `
如果要你考設計出一個 Bandgap那可能就太過了!! ( layout程度基本上都不高)
) Y5 v" j8 m2 M* C1 D
但如果是考你一些基本原理~ 如 AND / OR/ NOR/ NAND 倒也覺得還好
( b5 o- }! O0 f' R2 a
必竟一個Layout engineer 是在實現電路 ~~
8 m* W' x" M& h) v4 @, h9 L
如果只是隨便畫畫的話...............感覺起來只是個"高級"的技術員而已
作者:
skeepy
時間:
2008-5-7 09:17 AM
用考試來評比?又不是學生，對layout的評比我覺得應以
% p1 h4 w; H3 X1 M/ ^
對案子的負責任的態度以及能在時間內完成，對電路圖
7 ~4 T- M% u* n+ d; ^
的要求應是以能看懂哪些device是需要match，或是能
9 r2 G# P7 V$ J% w' }/ Y
指出電路圖的接線是否有怪怪的地方，也許是RD連線錯
7 J3 N$ F6 ~* S% B- \, r: ]: ~2 _3 E
誤而沒察覺到。
作者:
trustrain
時間:
2008-5-8 06:57 AM
電路設計的確比較偏，layout應該整天都盯著螢幕在畫，比較牽扯不到電路設計，
: f' L; J4 A8 U# C
但是lay久了哪些地方干擾比較大要怎擺，哪些線要比較乾淨，怎麼把電路lay小、線少..之類，
+ C7 R6 z2 Z9 l3 M
這應該是偏佈局設計...這時看的是經驗
( y9 o2 ?! g4 F8 _8 U* c
或者考些簡單的Spice、VERILOG
作者:
tzuenhau
時間:
2008-6-4 04:08 PM
請問大大若要考VERILOG 那對這LAYOUT這有啥提要 或是有啥需求
' p' M$ [. p4 E2 p1 R2 n) M! [
畢竟LAYOUT指針對圖上面而且有助力吧!?!?!
作者:
arthur03226
時間:
2008-6-6 11:24 AM
layout面試不外乎就是叫你用紙畫出inverter的示意圖，難一點問nand nor。
0 X R, G9 A- F5 s* t) C* V0 J# t
再更機車一點的會問剖面圖，如果真的要考倒面試者，就追加問latch up 或是ESD。
! `! C! ^( N, H v7 `0 I
問到電路設計部分，那我就覺得這個面試官根本就是離題了，沒sense。
" J: u/ a0 o) y7 v( R5 [
我除了剛出社會面試的第一次外，其他都是對方要挖我，所以沒人會問我電路設計的問題。
. r9 P& X( z1 Q$ b3 q- x- H
要是問我，我也會直接跟他說我不會。
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假設我遇到這樣的面試官，我會直接考慮下一家
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本帖最後由 arthur03226 於 2008-6-6 11:28 AM 編輯
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