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標題: 什麼情況下synthesie tool 會產生 combinational logic [打印本頁]

作者: jayman3300 時間: 2008-4-14 04:17 AM
標題: 什麼情況下synthesie tool 會產生 combinational logic
請較各位大大一下
什麼情況下synthesie tool 會產生 combinational logic ?

作者: edwardleft 時間: 2008-4-14 10:10 AM
在verilog code裡面寫在always@(posedge clk) block裡的<=左邊的訊號會被合成register.
其餘的則會被合成combinational logic.

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