Chip123 科技應用創新平台
標題:
VHDL的問題
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作者:
guesswho461
時間:
2008-4-9 07:53 PM
標題:
VHDL的問題
各位先進
+ } W' P8 y! w5 X/ |2 ]
小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
" l& b& b* k( X4 }
可是最後合成之後的主體的gate count卻一直是0
2 t9 @# J6 K* \6 Z2 Z
不曉得這是甚麼原因?
# }& l0 c( k1 a' u
我用的軟體是Quartus 7.2
作者:
kolong
時間:
2008-4-10 04:22 PM
那就是合成失敗啦...
+ d) |6 @9 n3 p
請詳細看一下message吧..
作者:
guesswho461
時間:
2008-4-11 01:29 PM
呃~可是最後Quartus是顯示合成成功咧
! z! U5 m, d% I" V- J
~"~
作者:
tommywgt
時間:
2008-4-12 05:52 PM
那表示所有的東東都被optimize光了啦
& H) p. m, w' v4 L
! _9 C% @- r$ f8 j- q9 _" n4 o
查一下CODE吧
作者:
masonchung
時間:
2008-4-12 06:07 PM
該不會是輸入接到輸出短路吧~XD
作者:
kevin
時間:
2008-4-14 10:56 AM
你的top level components port map 有拉到 FPGA 的 pin 上嗎?
作者:
aiken
時間:
2008-4-30 04:36 AM
you will not use your testbench as your top level?
6 a7 {* B7 U8 q r7 Q1 a
6 p5 A C; n4 {4 o1 P
Testbenc don't have in/out...
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+ d) |6 @9 n3 p