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標題: 如何利用verilog來設計memory? [打印本頁]
作者: averyer    時間: 2008-4-7 09:02 PM
標題: 如何利用verilog來設計memory?
各位前輩~6 Y8 D: w; {8 z# W: J/ c
8 a: L$ v6 {( U' q) I& n: A
想請問一下~3 W1 X1 B5 C8 H4 ]

" A1 b* O1 {' A( @4 s我想利用verilog來設計一個memory,但要如何開始呢?因為我對verilog也只懂得基本的應用~1 M  w* P2 N" F  D+ i( I1 _7 i- V

5 W& D6 R, Y9 p% ]1 x9 L但對於在深入一點卻不知道該如何下手?4 M* s3 A0 i' Q+ M

% T1 {! C" u* P/ m; w7 |+ \( R各位前輩能給我一些寶貴的經驗或data參考嗎?
7 E/ m7 \' `3 e7 n1 `* L- ?: h" B4 p# R/ W6 e
麻煩各位前輩了~
作者: jerryyao    時間: 2008-4-9 03:16 PM
module(: M( g5 \7 {" ?4 \
  input [7:0] ADD,
* w* U9 T8 t" K, K  e$ o  input [7:0] DI,
! C/ J# m9 ]) `' A' _* F; I  input CE,1 F, C3 T' W4 x$ j/ L
  input WE,
% ?' u$ _: [# Y1 z0 G  output reg [7:0] DO4 N' S, m) i9 r: j5 \
);0 w6 q3 W, o. A( z+ _8 o9 q( G
  reg [7:0] memory[255:0];* m8 r0 k6 W5 H7 O* D
  always @(posedge CLK)5 R- s: n6 S7 I$ E  t+ E% ^% q
    if(CE & WE) memory[ADD] <= DI;
% c1 Y! j# Q9 A1 Z& _  always @(posedge CLK)
8 q# R- l( {. f    DO <= memory[ADD];8 u! c! I( s7 O: G7 m
endmodule+ q; {' q; c8 t; h
你要注意gata count很大喔。
作者: Xquall    時間: 2008-4-9 03:56 PM
這樣的方式，合成的gata count真的會很大，請問各位大大有沒有比較好的方式，因為現在正需要自己利用verilog寫一個記憶體呢。
作者: tommywgt    時間: 2008-4-9 05:20 PM
二樓大大的方法差不多是標準答案了
7 w+ v8 b9 C7 P0 U9 q# ?* x; B' ]8 s* J; O& ?+ l) E$ p
不想硬體太大的話當然要使用library來做囉
作者: jarodz    時間: 2008-4-10 12:19 AM
容量比較小的 memory，
; D" _3 _: Z' b用FF作是比 memory macro小或相等的。# B. l5 _1 o6 c$ X6 }7 @9 i
每個制程和library的交叉點是不一樣的。
作者: russell    時間: 2008-4-14 09:58 AM
請問averyer大大,, G) J$ P  O! l
為什麼一定要用verilog來設計memory? 2 Y9 t' m" z% ~+ C+ y1 N  u
原本FPGA內建的EBR不夠用? 還是學校課業需要交差?
8 ~% O, a4 G$ g' q' b1 N
# n2 R1 ]- I/ N" e, ]Russell, @/ W+ B; U, ?
russell0916@gmail.com
作者: paulmanwu    時間: 2008-4-20 10:05 AM
為什麼一定要用verilog來設計memory?
2 w5 p- I* W3 a5 s9 `, ^" g7 Nwhy not using memory compiler?



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