Chip123 科技應用創新平台

標題: 請問latchup的正確講法 [打印本頁]
作者: tommy01    時間: 2008-3-19 11:59 PM
標題: 請問latchup的正確講法
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?. U0 f& p4 B: y& |) m# y! W
請知道的大大回答我 謝謝
作者: y2kperfect    時間: 2008-3-20 08:22 AM
hi~
8 e4 H$ s  u0 U, s% V/ n/ W電流太大,形同短路; V, @* M$ K/ V( }* j: X3 S
所以直接說VDD與GND SHORT
作者: yhchang    時間: 2008-3-20 08:28 AM
我對這問題的理解如下:8 Y: \2 G9 S' R6 L
5 ~& H, x2 g" V8 k; U
1.
! Y# a1 ], e" T& o3 f' m* HCMOS製程  我們做出來的電路  如果正常工作  電流應該是會在 substrate 基底的表面流動.....  b2 Y, K( C1 A  d2 v, n, M
比方一個  反相器  如果正常工作時  不是PMOS開 NMOS關   就是NMOS開  PMOS關
" R" v- I' [# h- I3 V3 q如果哪天   NMOS PMOS 都開,  那這個反相器 就無法正常工作了  (已經沒有反相的效果)
! Q; Q7 K: |% |  r+ H! J* V輸出  OUT  那一點  PMOS NMOS的電流在 Fighting.  此時  電流正是從 VDD流到 VSS去...
/ P7 a6 V) l# r0 t& I* h$ T1 Z6 C$ N5 u& I+ F7 Z
2.  我原本預期電流只會在基底的表面流動.% M2 }# w4 F* |: R. }! C2 D# W3 A
     但只要LATCH-UP現象一發生  電流卻會在  基底  底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)$ b+ x  C3 \- s' X* f) K2 o
     (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
* v$ _, P9 U% e- ?; G' Y- B     其他就麻煩您自己看教科書   SCR電路  等效於  CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應  只要發生 Chip就會死得不明不白...
( c7 W8 ?" b9 }* }1 E! y5 q$ c     教科書上通常會寫  降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
# l! J; s( a. P# S3 A3 c     Layout上常見的作法就是每隔一段距離就要打 contact上去! `9 A" {4 h" r2 R' k) l1 d
      主旨就是在降低 Rwell電阻.! v8 d* Y+ q  y
     不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
& z2 b5 F4 x; E" S' H# `! z3 T/ A; q: x( y
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.2 x( I3 H6 C! E$ t# P3 `
/ v+ l& U1 J: y1 r3 l, _8 }1 Q2 g
[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ]
作者: ryan1    時間: 2008-3-20 10:07 AM
請問一下什麼是SCR呢?
2 a5 `0 g3 N! r, [. d0 r**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
作者: y2kperfect    時間: 2008-3-20 01:09 PM
SCR:矽控整流子
/ U* _; E5 k& r% Y- U5 x其實就像BJT,只是它用來做開關而已
1 ?0 s7 ~/ j0 B  U& b. M* a但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止$ t( s6 @2 q0 z& `
典型的SCR開啟時間是1us左右,關閉時間約5~30us
作者: minxia.lee    時間: 2008-3-21 12:00 PM
这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~
作者: ryan1    時間: 2008-3-25 10:23 AM
標題: 回復 5# 的帖子
Thanks for your answer.
& }* N: C) n' n# gThanks for your answer., H8 T: t) ~: f
Thanks for your answer.
作者: yhchang    時間: 2008-3-27 10:45 PM
標題: 回復 6# 的帖子
我的理解是 如果 PMOS 與NMOS 距離夠遠  中間又有 Guard ring 圍住的話
- W; E4 a) x, N( S5 f那麼substrate底下所構成的等效電路 就不是  SCR電路. R$ a- D( S9 n/ t% q: h
而是單獨的 PMOS  或 單獨的NMOS
作者: betterliu    時間: 2008-3-30 08:43 PM
接樓上：
. E' s- c- F$ K/ e其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間 更容易 發生。. T/ Y' |1 Z$ F
還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？
作者: arthur03226    時間: 2008-5-21 01:16 PM
原帖由 tommy01 於 2008-3-19 11:59 PM 發表
$ f4 A- _1 ^' y1 A& W9 Qlatchup是因為靠近Rnwell電阻大,所以VB1
+ d) C6 ]( P) i
3 C$ w) @: F' b& c5 B2 K( z) ~# \

7 t7 T0 C; M" ~( Llatch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
9 h  N( Q3 g0 Z除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。8 t) r# B& c  n. w/ \) w
只是他只講出結果而已。
作者: Liwayi    時間: 2010-12-9 09:25 PM
蟹蟹大大分享
4 Z7 |' m/ ~" ~4 c受益良多
作者: a5416148    時間: 2017-2-9 04:24 PM
謝謝講解
/ W9 H9 y4 \  [1 K! i6 I早一點看到就不會懊惱就麼久了
作者: woga668    時間: 2021-3-16 12:57 PM
謝謝大大無私分享$ }$ D8 q  V) _, v: `' Q
受益良多感恩大德
作者: CrisWu0966    時間: 2021-6-3 11:37 PM
謝謝大大無私分享
' L8 E  n* U$ b2 ?* w! k7 `受益良多感恩大德
作者: huangleelung    時間: 2021-6-28 10:13 AM
CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理
作者: szona44250    時間: 2021-8-23 05:03 PM
感謝大大講解: n  ]/ ?2 n+ h; F: ^0 c
非常謝謝
作者: nyy34345    時間: 2021-8-25 09:19 AM

7 N  D* e3 A8 Z* U* o" iThanks for your answer.
( z# U# C9 T8 y3 A$ X3 i+ vThanks for your answer.
+ M- g9 y) H( O  C. X7 z  e! EThanks for your answer.



歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/) Powered by Discuz! X3.2