Chip123 科技應用創新平台
標題:
偵測FPGA電路輸出上緣觸發問題
[打印本頁]
作者:
wilson0426
時間:
2008-3-18 11:59 AM
標題:
偵測FPGA電路輸出上緣觸發問題
我現在在FPGA裡寫了二個COMPONENT，其中前級的輸出有一隻會輸入到下一級，而在下一級的電路中需要偵測該腳的上緣，但我在電路合成後，卻有出現下列的WARNING(我使用的是Xilinx的ise9.2.03i)：
. B5 {0 g9 M) V0 x8 O8 ] Q2 J
PhysDesignRules:372 - Gated clock. Clock net SYSTEM0/U4/sQEPPLS is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop.
; v* o. `/ E& U
上面說明了我這樣的設計是不好的，我想請教一下各位高手，這樣的設計不好在那裡?此外我該怎麼設計才能消除這個warning，感謝各位大大。
作者:
addn
時間:
2008-3-18 11:01 PM
您好
. s" E% F% Z ~/ b0 n6 g1 G5 T+ W9 ?
你這樣的設計的確不太好
# O8 [% p' R1 P) X0 e5 j" U
迅號經過第一個COMPONENT的輸出,在給
) R$ q3 I" K' Y6 r2 k
第二個COMPONENT當觸發使用
]2 a" E4 p0 F5 ]- A6 O) c [
假設第一個COMPONENT的輸出含有組合羅輯
- e" Y# C5 a# y: R5 j# n- G
那麼輸出就會有毛刺現像,當邊緣觸發源會產生誤觸發
3 Q4 @3 U+ x g, i, H. K [
6 ]2 f; v* d; {4 C5 {; ~+ H8 [
建議用同步方式來設計,可以用上緣或下緣微分電路來做同步
作者:
wilson0426
時間:
2008-3-19 04:12 AM
十分感謝大大的說明，您的意思是指說，由第一個component出來的訊號，先經過上緣或下緣微分電路後，再輸入至下一級，而下一級再來判斷是否為1，以代替邊緣觸發的方式嗎?
' U% {0 Q& D! L, s' u. v. \
此外，同步的意思是指前級與後級用clock同步嗎??還是說是以經過微分電路出來的訊號來同步???
/ u2 a a; @" ^6 h' P- s
最後還想請問一點，為何輸出含有組合邏輯會產生毛剌現象呢??
3 z) _: y& S2 U
小弟才疏學淺，希望大大能再給予一些指點，謝謝您。
作者:
addn
時間:
2008-3-19 08:58 AM
您好
9 @: d. P8 \& d6 p+ o
關於毛刺請參考
# X8 h+ o& ]/ v7 G) A. y: Q
http://www.haifeng.idv.tw/leo/cg ... pic=214&show=60
& a9 c) d1 ]5 r+ d9 R
4 O t( G) L5 \8 ]) h- I9 i
利用一個全域clock來作前後級和上緣或下緣微分電路的時鐘訊號
; U; {9 q; f7 n
建議先將上緣或下緣微分電路弄懂,就知道要怎解決你的問題了
9 V# e- o$ y& \& L: N- w
0 O; h) Z; b* Y$ `: l9 i m6 A5 R0 |
[
本帖最後由 addn 於 2008-3-19 09:02 AM 編輯
]
作者:
wilson0426
時間:
2008-3-19 01:20 PM
標題:
回復 4# 的帖子
謝謝您的說明，讓我獲益良多。我已經去看過微分電路的設計了，我知道該怎麼去重新設計我的電路了，十分感謝您熱心解決我的問題。
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2