標題: 偵測FPGA電路輸出上緣觸發問題 [打印本頁] 作者: wilson0426 時間: 2008-3-18 11:59 AM 標題: 偵測FPGA電路輸出上緣觸發問題 我現在在FPGA裡寫了二個COMPONENT，其中前級的輸出有一隻會輸入到下一級，而在下一級的電路中需要偵測該腳的上緣，但我在電路合成後，卻有出現下列的WARNING(我使用的是Xilinx的ise9.2.03i)：: z% t4 Y6 F' U- d1 F1 i3 Z
PhysDesignRules:372 - Gated clock. Clock net SYSTEM0/U4/sQEPPLS is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop. % Q0 R. s4 e) i1 [上面說明了我這樣的設計是不好的，我想請教一下各位高手，這樣的設計不好在那裡?此外我該怎麼設計才能消除這個warning，感謝各位大大。作者: addn 時間: 2008-3-18 11:01 PM
您好+ \# S$ M7 ~4 j
你這樣的設計的確不太好9 F4 e8 o4 T0 G. e0 H! y# S
迅號經過第一個COMPONENT的輸出,在給 2 m$ N2 p# W3 R: R2 l# {! e& N第二個COMPONENT當觸發使用3 Y# M9 ]$ l' R" x
假設第一個COMPONENT的輸出含有組合羅輯 2 H8 m. | w3 ^0 e7 B那麼輸出就會有毛刺現像,當邊緣觸發源會產生誤觸發6 a8 _; o4 U) [* T2 g; ~( F
! h, G: R) x6 o7 C- H建議用同步方式來設計,可以用上緣或下緣微分電路來做同步作者: wilson0426 時間: 2008-3-19 04:12 AM
十分感謝大大的說明，您的意思是指說，由第一個component出來的訊號，先經過上緣或下緣微分電路後，再輸入至下一級，而下一級再來判斷是否為1，以代替邊緣觸發的方式嗎? # Z* K# P2 N. r9 m1 v- D E此外，同步的意思是指前級與後級用clock同步嗎??還是說是以經過微分電路出來的訊號來同步???/ \. I3 d! b9 `) h N1 L
最後還想請問一點，為何輸出含有組合邏輯會產生毛剌現象呢??1 ?3 G3 Q* f7 J0 k4 j
小弟才疏學淺，希望大大能再給予一些指點，謝謝您。作者: addn 時間: 2008-3-19 08:58 AM
您好 ; Y2 l6 e5 G+ H關於毛刺請參考 $ q; C7 F9 N* `4 W" W, i7 khttp://www.haifeng.idv.tw/leo/cg ... pic=214&show=60 2 n) M# f( G4 w% I; F b& x: }/ j; b: U9 J2 Q$ F& _% d
利用一個全域clock來作前後級和上緣或下緣微分電路的時鐘訊號8 c f' Q* j4 C9 t& ^
建議先將上緣或下緣微分電路弄懂,就知道要怎解決你的問題了. r$ i" }* p* x3 S0 g