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標題:
請問關於CIS芯片的CSP封裝可靠性試驗標準問題
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作者:
lssdpoly
時間:
2008-2-21 01:22 PM
標題:
請問關於CIS芯片的CSP封裝可靠性試驗標準問題
各位同仁：
2 L) {) o- L4 D( _" t
CIS(CMOS IMAGE SENSOR)用到的CSP封裝，其可靠性方面的標準是如何定義的？CSP封裝那麽特殊，其可靠性所需滿足的標準不會也和其他封裝的一樣吧？
4 c6 l8 o( \9 S4 k0 `# T$ ]
誰有這方面的知識，請給我講授一下。
作者:
robertsung
時間:
2008-2-22 01:21 AM
業界有所謂的JEDEC標準.
+ R) P r) d3 }4 P, `
不知有沒有分package種類,
( {- i7 r- _: B4 o
到其網站找一找,
+ T( u! y- ?& d$ W
應該可以找到需要的資料吧!
) E P. I- u9 H- ~
good luck!
作者:
sparkle
時間:
2008-2-22 01:04 PM
同上可去JEDEC 找相關規定
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不過JEDEC 雖可參考, 但仍是看客戶需求與產品應用, 也有JEDEC 定義 L3. 但客戶是要求 L3以上等級, 這種客戶有增多的趨勢.
作者:
lssdpoly
時間:
2008-2-25 04:21 PM
我發覺CSP的電路，由於封裝的特殊性，在環境試驗中經常發現失效，而參考諾基亞提供的SMIA的可靠性要求，他們似乎是針對Camera module的，所以，單獨的CSP失效，是否不能完全認定可靠性存在有問題呢？或者說，CSP的電路有問題，就不能給客戶出貨啦？
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