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標題:
layout中該注意的事情
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作者:
cindyc
時間:
2008-2-13 12:20 PM
標題:
layout中該注意的事情
想請問一下 有關 power,LDO...類比方面的各 block 中
% l9 t9 f7 ?. _
, T. W# K0 C0 c8 z& @+ W
畫這些線路時你們都注意哪些方面的問題
- B- v/ M) X/ R7 s# Z( W
4 [ p0 t' q H) A7 p2 U* Z
可以互相討論一下嗎
3 C7 L9 Q; j) O! \2 t; r; Y
1 M; Y1 a# [8 Z, d: \
回答時也請說明哪種 block
0 f3 d8 L4 h, R5 Y1 [& `
) v, U6 W7 f% ]+ Y, v: E( u8 K4 K# y
[
本帖最後由 cindyc 於 2008-2-13 12:21 PM 編輯
]
作者:
world776
時間:
2008-2-14 09:53 PM
布局前的准备:
8 I: @) T! \4 s3 S
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
3 K9 G0 G0 Y. c$ b9 S! {9 X1 R
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
6 {& h' |/ b! `0 a1 s- C
3 布局前考虑好出PIN的方向和位置
! @& @1 a1 r( v) z l
4 布局前分析电路，完成同一功能的MOS管画在一起
# w! ?; L6 ^! i a
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
; J# |, J( {7 R; u. N* E7 X W
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
+ O) n" u" s. ?1 ?
7 在正确的路径下(一般是进到~/opus)打开icfb.
; ]0 A1 F% z" J6 U# v0 p) T; }
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
n' p& f7 _3 @
9 将不同电位的N井找出来.
+ y/ o' R0 S, l
布局时注意:
, b+ Q4 s7 w1 D" w* _0 n! o
10 更改原理图后一定记得check and save
$ Z1 [ ~' }8 S! ?, G& D0 i
11 完成每个cell后要归原点
. c) p" q6 F3 I5 I: u+ K
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
: C& ?* u M; k$ d
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来
$ R; L# o6 e8 g6 O1 [! K J
14 尽量用最上层金属接出PIN。
+ ?9 f' q% A$ Y# P
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
q: f, b) Y+ d! m
16 金属连线不宜过长；
' U4 i8 B9 C- U0 q$ \2 h; N' g
17 电容一般最后画，在空档处拼凑。
8 Z& F* g; A7 E Q7 \
18 小尺寸的mos管孔可以少打一点.
. }7 G% \4 Z4 O# q
19 LABEL标识元件时不要用y0层，mapfile不认。
/ i# U% ?1 e+ _/ d
20 管子的沟道上尽量不要走线;M2的影响比M1小.
4 [" t' p$ n4 H4 W0 `# w
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
7 ?5 W) T n2 x4 P& u
22 多晶硅栅不能两端都打孔连接金属。
* ?$ M1 {9 c5 o6 E
23 栅上的孔最好打在栅的中间位置.
. m$ X5 A% A# w& l! _2 J
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
: P& @$ l4 \/ r# q. ^
25 一般打孔最少打两个
2 J: K/ q7 `$ L: k7 A9 M
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
: j. j; \ {6 b8 O% q/ Y& p: l
27 薄氧化层是否有对应的植入层
: U+ S& x5 N/ Q9 N
28 金属连接孔可以嵌在diffusion的孔中间.
G0 b$ h0 f3 q0 e/ _& q' U
29 两段金属连接处重叠的地方注意金属线最小宽度
! Y& P9 {1 e/ I2 A1 x k
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
+ \( V: I& X( @9 R
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
1 n5 j" K0 m e
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
/ i6 Y8 b) F/ C# T
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
/ y& p6 l1 z5 k& V6 F% j, ^
34 Pad的pass窗口的尺寸画成整数90um.
8 Z1 R4 ]2 ]& Z1 R0 m0 i1 m
35 连接Esd电路的线不能断，如果改变走向不要换金属层
# g2 n1 S( C$ I% V! z" H
36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
+ V2 t2 S1 x' ]( w2 i1 o
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
3 q- u; S% w, X) w) @+ k! E; K2 i' o) L
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
, c( i' V Z4 s4 r
39 Esd电路的SOURCE放两边，DRAIN放中间。
+ Q" O; r0 X6 k: U& ^
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
+ F9 H e6 B# r$ O9 |
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
A: {3 i) e5 L% E* z4 E+ j0 m/ l0 w
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
. A5 ?7 V. M# R r% {6 @
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
) i% a q! ?% E ^: A) {# c
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
9 K4 N4 q! D- W: b
45 摆放ESD时nmos摆在最外缘,pmos在内.
) v5 X6 H2 j; M2 E$ ]! X! P; T
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。
( m, K v% |# M7 u' c
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
$ @) r4 G q+ \7 `
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
/ R2 }* M+ x* [2 |
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
; R" Z d5 q4 }; ]
50 Via不要打在电阻体,电容(poly)边缘上面.
+ y. Y! e* m# K
51 05工艺中resistor层只是做检查用
& f: e5 h0 S. k: V
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
* [# u) Q, J9 E* o! B+ m: i, |
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
4 ^6 y2 h' g/ {4 W! @! Z5 @
54 电容的匹配，值，接线，位置的匹配。
$ C& U) V3 |% M G4 S) @: P
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
9 p" | P( X# _$ V/ A4 z. P
! x& G6 G* V, S5 @5 R1 U
56 关于powermos
' v0 _; T7 V% `+ X/ W. Y
① powermos一般接pin，要用足够宽的金属线接，
( B8 D4 `8 C2 v: M2 F; @
② 几种缩小面积的画法。
! d' W1 [3 i; g) s0 P
③ 栅的间距？无要求。栅的长度不能超过100um
, f; D& p" j7 ~' ~, J' L
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
: b; J6 l, G/ T3 |& \
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
# \6 I" i7 R. }, [' c
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
( C Z* m% a2 l; @ e
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
) \9 ?& D1 y' D3 e9 V. }7 b
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
7 x( J0 M$ R* x
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
; \- ^/ L+ k" a+ C1 ^8 Y+ d! K
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
6 E8 q! W6 a: O6 S$ j- f# r; e! A
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
0 g. g& ~4 [: G, k: l1 O
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
: u! F- b* p8 O" e+ {
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
" c- M# j; u. S3 m$ T- O. E6 h6 _
67 如果w=20,可画成两个w=10mos管并联
$ _3 j+ c# J, N- Z1 j' H- D
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
* s4 d7 I/ L0 n6 ?0 X h% \, _
出错检查:
0 y1 _; _. D1 n j) ?
69 DEVICE的各端是否都有连线；连线是否正确；
# p+ K4 G5 W' x7 Q" @- A
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
) j% N4 B' e7 U1 P
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
9 l. @( ?( ^7 G
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
9 ^! K% u) D [2 l6 x
73 无关的MOS管的THIN要断开，不要连在一起
1 X f; B% ]) R5 b! ?9 f
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
6 R; w4 I3 u% m
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
8 g& u6 s7 p% x+ v
76 大CELL不要做DIVA检查,用DRACULE.
) r: R% N" p& u f# A
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
+ r# K9 s/ e V' o* W
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
7 U& ?$ D0 @' ~: b/ I6 Z" k
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
6 k0 B( k: m) I# Q" I# `2 |
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
! \' G( x$ {% n. u, a# I' p' b! E
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
K$ q* Q2 H5 D" n
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
7 [: G; J) a( S4 H# ^: `0 |5 C
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
. I( E* r# v+ N G3 r4 {* u1 o
容易犯的错误
& |+ |1 n2 o/ l) t6 I
84 电阻忘记加dummy
5 t& u+ G( T# k/ z
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
- R/ ?1 ^) @7 H0 p! {
86 使用strech功能时错选.每次操作时注意看图左下角提示.
1 t4 c* j2 Q1 U7 A
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
2 C, `/ u8 J4 s; p2 R
88 是否按下capslock键后没有还原就操作
; t" ~7 \+ m) ]* i& s! W5 {
节省面积的途径
/ k2 p& t e$ `
89 电源线下面可以画有器件.节省面积.
3 b) [1 i% I* B. E6 b, S
90 电阻上面可以走线，画电阻的区域可以充分利用。
0 k { e; J' R
91 电阻的长度画越长越省面积。
3 Z: N: I: e- ^4 |% B
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
7 X) ~# ^/ u' ?: d0 k
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
5 k5 b6 j# L, i4 R
94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN
作者:
minxia.lee
時間:
2008-2-26 10:33 AM
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
6 X& @! e# @& l7 J( H1 l I
请教二楼，是否一定要这样设置？倘若我按照规则上的最小尺寸来设置，可以吗？
作者:
minxia.lee
時間:
2008-2-26 11:43 AM
22 多晶硅栅不能两端都打孔连接金属。
8 Z9 H& x$ V! ]4 ~/ y! d. a
做了会有什么影响？
作者:
semico_ljj
時間:
2008-10-23 04:20 PM
"22 多晶硅栅不能两端都打孔连接金属。" 不会吧，我就是这么做的？？？有问题吗
作者:
lethalkiss1
時間:
2009-7-28 08:05 PM
22 多晶硅栅不能两端都打孔连接金属
' W" j+ _; C3 g( B) I
同问！！！ 不明白原因
作者:
kstcandy
時間:
2009-8-9 10:00 PM
剛好要瞭解這方面的資訊，正好做來參考...
; q: n* f4 N; X
" |' N* n7 H0 }2 a) C
謝謝分享...
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