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標題: layout中該注意的事情 [打印本頁]
作者: cindyc    時間: 2008-2-13 12:20 PM
標題: layout中該注意的事情
想請問一下 有關 power,LDO...類比方面的各 block 中
1 _! V) K4 R& R" Z2 p
% Y7 @  x# |1 o4 `畫這些線路時你們都注意哪些方面的問題% J8 H6 ?6 z. q! a( e

# c. _. D" q3 b% |! m可以互相討論一下嗎
# d! W" L* y  x
1 F4 M7 Y  W/ |4 d" n: p回答時也請說明哪種 block# U; _( E; v( k. _
2 s6 m( ~) o- ], L" }3 R0 |
[ 本帖最後由 cindyc 於 2008-2-13 12:21 PM 編輯 ]
作者: world776    時間: 2008-2-14 09:53 PM
布局前的准备:7 G, K! N. c# I  N" y  ?/ J
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
0 S* p! S4 p6 l+ k2 Cell名称不能以数字开头.否则无法做DRACULA检查.' o3 ~6 B1 |4 S' T( L
3 布局前考虑好出PIN的方向和位置6 P* O) M# [0 C! S7 E2 v
4 布局前分析电路，完成同一功能的MOS管画在一起
/ G4 D) Z' l2 b7 y5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
  n; X& d  \! h5 F7 n' c" C# q6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.( o+ s, X: c% M* P. I# X7 B
7 在正确的路径下(一般是进到~/opus)打开icfb.5 @& l& R- b3 b4 A( O
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.6 k! \5 ^. E/ G
9 将不同电位的N井找出来.$ I! f# k3 a$ B1 h+ U4 z1 `! S
布局时注意:2 }; [0 P* Q$ b. l+ m# Y( M
10 更改原理图后一定记得check and save1 E. o0 o0 _  {+ m% {
11 完成每个cell后要归原点
% }% {5 O. m6 m12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
% m7 E" E0 G$ {  V2 i$ H13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来
( ^  A6 x* {) p1 L14 尽量用最上层金属接出PIN。& a' f/ Q: \% Z, g
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
! U4 @$ K1 X( P7 G16 金属连线不宜过长；
' I7 \! S& U; l17 电容一般最后画，在空档处拼凑。" g- H% o5 ]9 c1 }* T
18 小尺寸的mos管孔可以少打一点.* k5 l& K. t8 i0 O. x2 g2 X' d
19 LABEL标识元件时不要用y0层，mapfile不认。
+ N2 O8 T- o9 d/ k20 管子的沟道上尽量不要走线;M2的影响比M1小.
* w3 R; H+ \; }7 b2 a7 |+ h0 c21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.( U: r! ?' k2 K
22 多晶硅栅不能两端都打孔连接金属。" Y/ w6 d( Q$ y! i" |
23 栅上的孔最好打在栅的中间位置.( U# S+ z- _4 [8 C' V  j
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
$ q$ v- I4 ]( a- r; G25 一般打孔最少打两个
& i8 z# w) x5 G' \! k26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.( e! O# u4 P5 K! T! I+ c0 {
27 薄氧化层是否有对应的植入层  P5 q) q9 j) H5 I. O
28 金属连接孔可以嵌在diffusion的孔中间.# ?2 P' G3 o' M4 |( K) H. W
29 两段金属连接处重叠的地方注意金属线最小宽度" |% ]6 ]# V! A8 K7 k9 T) j0 o
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。2 v1 D9 n& \& @- @* U
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。4 L% T- t$ ?0 I! A/ {* D' |  O
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.3 }* b- ]  c% R6 Q" D0 P2 x, K
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
/ x* }& r7 U3 e2 d, i: c34 Pad的pass窗口的尺寸画成整数90um.
9 x1 N+ J) q, ~1 N35 连接Esd电路的线不能断，如果改变走向不要换金属层
+ G0 `% K1 y) o" J. k# L0 W8 e# J36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.  v5 Q" G3 o6 f0 t4 o3 K* J
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
, ~5 X8 _- ^2 t) |* k' T: p& F38 PAD与芯片内部cell的连线要从ESD电路上接过去。
; }4 A& W, F' e3 A0 @39 Esd电路的SOURCE放两边，DRAIN放中间。$ H2 G  M% |0 l" t
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly., t, k' `$ V* F: T1 }. f+ v
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
% a$ v* }8 g4 D! `$ \6 d' d42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.: o' d3 l' l* x. K1 T
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
/ m" Z& F* K) L  |# u6 [" R44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
  q& l6 o( A& a( S2 [45 摆放ESD时nmos摆在最外缘,pmos在内.- r! f7 p" n' `$ C* d3 Q: m
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。' f' J; |- B) z" D
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
* c( k; s- c, ~* w. q, {48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
: l% t+ q* M/ [& k49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。6 s1 P/ Y, S0 t0 C( x4 x: F
50 Via不要打在电阻体,电容(poly)边缘上面.
" _. l( F0 ~2 {$ S8 |8 k' o! L51 05工艺中resistor层只是做检查用
- K3 X( I' |2 _+ P7 p. ~% a$ m52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.' |; P3 |5 D$ k! Z% z, I& }
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.& Z( U" ?. M( `. V2 T" F  F
54 电容的匹配，值，接线，位置的匹配。
1 B4 u: z- M. }- V. H55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.( o9 a, w: F% C" t0 A( ?& F
* a; P  R' v2 b7 j, [/ _  J* E
56 关于powermos' d; |( n! o, Z: i' `+ n4 J: p) a8 ?
① powermos一般接pin，要用足够宽的金属线接，
: M: [' e# C$ b② 几种缩小面积的画法。: p2 w! n' }3 ]  P; K0 F  V
③ 栅的间距？无要求。栅的长度不能超过100um
8 q, m2 H- Z* ~1 o: V7 Q57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
- |; T$ I$ i/ D( l3 S58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
* |- n( e9 ^6 e- f59 低层cell的pin,label等要整齐,and不要删掉以备后用.
1 d$ {2 ]9 W8 [60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
# [9 N: Y1 S. H2 h3 P0 Q61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
* ]8 E0 p: T9 v' I7 i, m# R: R62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
6 G1 ]+ R+ u9 k* i8 _, h5 g63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
! c; C, n/ ~8 S; l/ E; ?64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)3 I: q6 e! m0 z" u
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD., a# H1 {) X) j' T
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.2 \4 K) w9 O0 w5 G/ m. M7 u6 {; l' F
67 如果w=20,可画成两个w=10mos管并联. z, Z. {1 d% r) T5 r- H
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.* i3 b0 q" H7 N' U( B! j/ T1 |
出错检查:& H8 k0 I" n7 _- \/ X" G
69 DEVICE的各端是否都有连线；连线是否正确；. |1 s$ [" \4 |% B, J, O
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
5 [! u7 s+ ~; s# Z: }71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。) {% b' p* N( `* G" x
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。+ k) U* r8 K9 N( m# Y5 Y  f
73 无关的MOS管的THIN要断开，不要连在一起
& S  i0 U) x' ], L2 L! M% s/ k0 ]- n74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端( {- i& Q. ^: H$ r5 ]2 x
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
9 n* m# h; K0 D$ [) z; @3 r76 大CELL不要做DIVA检查,用DRACULE.
0 |3 a! O0 Z& T77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.; i; }- B* A/ T/ |/ D
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
. |2 P4 B. T) z- h79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
( L! ^! V* j; Y8 [( ?3 q80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
, e' L: F( X1 f3 J- @81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱., u! [5 @# `) {5 J( ~3 a% m* u
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.4 r( ]7 `1 ]7 X4 D2 G' `
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间." d1 h" O. h1 i/ |9 b) y8 p
容易犯的错误& O- F4 B9 r4 f0 l5 q8 {
84 电阻忘记加dummy, w$ K/ Q, F1 F& k+ m. s% m
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
* U4 i0 z- \! G( O! k+ s8 a2 W# v86 使用strech功能时错选.每次操作时注意看图左下角提示.
- k) o6 @: J, K! t87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
/ A4 t/ T. N/ _- z) M9 g; a88 是否按下capslock键后没有还原就操作
% t3 k8 j. S% k' u: s, q" E节省面积的途径
7 E( [. ^  l1 }4 e7 A89 电源线下面可以画有器件.节省面积.
* z5 D7 W+ _. [4 g90 电阻上面可以走线，画电阻的区域可以充分利用。  e" {# d, B2 s6 @( u/ D( R' a# o
91 电阻的长度画越长越省面积。( o6 M3 f& U4 T% q! ^6 F4 Q4 a0 w
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
" Z2 ^5 ?& {1 [  j: D: P9 y' W93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
8 o6 H3 ]1 y6 v! h4 B: R. P2 W% N94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN
作者: minxia.lee    時間: 2008-2-26 10:33 AM
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.& q$ p+ X- ]/ s. _
请教二楼，是否一定要这样设置？倘若我按照规则上的最小尺寸来设置，可以吗？
作者: minxia.lee    時間: 2008-2-26 11:43 AM
22 多晶硅栅不能两端都打孔连接金属。
. b! X: q; U6 Q# S/ u) ?& U2 y3 l做了会有什么影响？
作者: semico_ljj    時間: 2008-10-23 04:20 PM
"22 多晶硅栅不能两端都打孔连接金属。" 不会吧，我就是这么做的？？？有问题吗
作者: lethalkiss1    時間: 2009-7-28 08:05 PM
22 多晶硅栅不能两端都打孔连接金属
( I) S) w6 x- H* Y* w5 L' ^2 `- |同问！！！ 不明白原因
作者: kstcandy    時間: 2009-8-9 10:00 PM
剛好要瞭解這方面的資訊，正好做來參考...
0 p. P% p) I% n/ L; X8 B6 x
5 ~' i& a+ [. U. b9 {# S! y. w謝謝分享...



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