Chip123 科技應用創新平台
標題:
請問如何降低64-bit漣波進位加法器的延遲時間？
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作者:
yy81d305
時間:
2008-2-6 07:37 PM
標題:
請問如何降低64-bit漣波進位加法器的延遲時間？
請問如何降低64-bit漣波進位加法器的延遲時間？
, P: h- l- e s5 G: u* g9 @9 s6 e
因為電路串接成64-bit每一級的寄生電容變大，
4 B' p' l6 h. e5 b, l
如何降低電路所造成的寄生電容？
6 ?7 h6 @; d, P- g. c' R) N, j8 t( p
謝謝!
作者:
masonchung
時間:
2008-2-10 10:20 AM
作ASIC的話
) n4 M8 E/ J0 ~3 |
應該是請RD化簡成Carry lookahead 之two-level Nand-Nand等效電路
' Z0 N/ S) O# s O; n: o
或者改成Carry save 加法器
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