Chip123 科技應用創新平台
標題:
加入T18 IOPAD之後 VSSE的gnd 會短路到所有port
[打印本頁]
作者:
DBL
時間:
2023-8-2 02:43 AM
標題:
加入T18 IOPAD之後 VSSE的gnd 會短路到所有port
大家好
* C. A# z. o9 e, A# b
+ c% B. o% h1 N# k( o/ D Q
在完成晶片的core之後要打上PAD去做靜電防護
/ d0 z5 W( v6 `
. F' E5 H' m+ _1 s8 l1 R
但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
; x" o. v" w; h. K
) Y- H" ?5 ~$ _: F- d5 D
造成LVS驗證顯示短路
" A8 ]; s- q$ Q6 R' n7 e% [
- q9 l& X' ^1 T6 {7 Z1 f
因為用的是TSRI給的library
$ t9 D9 r( A$ r* a. F
% ]* x& q& k1 R4 e# F
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
, H+ T" Z- u% }) V$ t( ], @
$ O i. H9 E: i$ U+ p- u
而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
b+ D& g: b- ?0 z% y3 S
: N0 t4 Q, p$ s5 Q( P% I6 F# D% `- X
是stream in 的時候就有問題了嗎?
) D% t' ]1 s8 V2 q3 u O8 h, Z, a
8 `& a3 q$ B% `1 d9 Y
請問有人有遇過類似的問題嗎 謝謝大家
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2
