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標題: lvs問題 [打印本頁]
作者: dan_chung_89    時間: 2014-11-5 01:28 PM
標題: lvs問題
在電路中有兩個 gnd，一個為 VSS ，一個為 VPS ，macro在跑 lvs 時沒有問題，但跑top cell時會出現，layout 畫的mos base接點接的是VPS，可是LVS 跑出來的卻是VSS，請問這是什麼問題。
作者: bowbow99    時間: 2014-11-5 01:28 PM
請問有沒有使用PSUB2??8 e7 x  c, |# D  b* }
如果兩種gnd所接的mos base (應該是第四腳,bulk端),都沒用PSUB2!
5 |$ J& {( m5 J這樣tool會判斷base(Pwell基底)是short在一起的！. ]0 ^) d' b* [- L
所以原本應該認VPS的base,變成認VSS!
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% R. I0 H% z" X  T0 |/ qPS.如有名詞使用錯誤請指點一下
作者: m851055    時間: 2014-11-9 07:32 PM
先檢查LVS command flie看command有錯嗎？  z0 @0 i. x. l4 J. y! D( `
如果沒有錯，在檢查command 上的描述，跟你畫的是否有相同(一般可能少畫layer)。



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