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標題:
lvs問題
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作者:
dan_chung_89
時間:
2014-11-5 01:28 PM
標題:
lvs問題
在電路中有兩個 gnd，一個為 VSS ，一個為 VPS ，macro在跑 lvs 時沒有問題，但跑top cell時會出現，layout 畫的mos base接點接的是VPS，可是LVS 跑出來的卻是VSS，請問這是什麼問題。
作者:
bowbow99
時間:
2014-11-5 01:28 PM
請問有沒有使用PSUB2??
3 W+ o* W6 {, N$ j) u$ e: W
如果兩種gnd所接的mos base (應該是第四腳,bulk端),都沒用PSUB2!
6 g5 G6 M- _% O9 }
這樣tool會判斷base(Pwell基底)是short在一起的！
) l+ k5 N8 w. q V" ` D" X( B& H
所以原本應該認VPS的base,變成認VSS!
I& H# r* K( m4 O
$ u; b4 ? w, F. | A2 N9 y; ~9 v
# z% G3 p( o( d7 C, r& D3 K! Q) `! {
1 f7 t4 r3 q) Z4 W# y& F" q5 _3 D
PS.如有名詞使用錯誤請指點一下
作者:
m851055
時間:
2014-11-9 07:32 PM
先檢查LVS command flie看command有錯嗎？
/ U" i7 F7 f4 X4 h3 r
如果沒有錯，在檢查command 上的描述，跟你畫的是否有相同(一般可能少畫layer)。
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