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標題: 好康報報!CMOS積體電路 Latch-up 測試、設計法則及防制設計技術 [打印本頁]

作者: evillivest 時間: 2014-8-15 02:50 PM
標題: 好康報報!CMOS積體電路 Latch-up 測試、設計法則及防制設計技術
本帖最後由 evillivest 於 2014-8-15 02:54 PM 編輯

【課程名稱】《智慧電子學院計畫》補助50%【靜電防護(ESD)工程師不修不可系列】CMOS積體電路 Latch-up 測試、設計法則及防制設計技術

                     「工業局已補助50%，學員只需自費4,500元」

【上課時間】
2014/8/23-2014/9/6，每週六，共3週，09:00-16:00。

【課程目標】
本課程中將從LU現象、LU破壞模式、引發CMOS LU的機制及各種觸發模式介紹起，進而介紹LU 的各種測試方式及如何找出LU觸發點位置的各種實務技術，接著                         將講授如何避免發生LU或如何設計出LU Free IC，其中將針對溫度效應、製程效應、佈局效應、高功率CMOS IC設計來討論，最後我們也將講授以0.18um為例，LU 設計法則的萃取、各家Foundry 高低壓產品LU設計法則比較、LU與ESD相互間的連動關係、及高壓製程的引發LU問題及實際案例，因此我們最後期許學員最後能充分理解並掌握CMOS LU議題及LU防制的相關技術。

【課程特色】
CMOS積體電路或電子產品之Latch-up(LU)破壞是影響IC或零組件可靠性及延緩上市的重要因素，因此無論由製程上、設計上全方位的防護措施是必要的。本課程幫助學員了解CMOS IC引發LU的原理與各種機制，並且說明如何避免造成LU 傷害與在操作溫度上、製程上、佈局上之各種設計考量。本課程是CMOS LU 議題及LU Free設計的完整課程，更是普遍性 CMOS IC或零組件產品在可靠性技術上最熱門的探討技術。

【修課條件】
1.大專以上
2.現職從事IC與電子產品之RD設計、佈局、製造、產品應用與品管、品保、FA相關技術人員。
3.理工科系畢有興趣學員，非理工科背景學員亦可。
4.現職IC RD工程師，也適合新進工程師或欲培育第二專長者。

【課程大綱】
I.Latch-up Mechanisms and Trigger Modes
II.Latch-up Model and Analysis
III.Latch-up Testing in CMOS ICs
IV.Practical Methods of LU Evaluation
V.How to Do a CMOS LU Free Design ?
VI.Extract LU Design Rules
VII.LU v.s. ESD Issues
VIII.Practical Applications: In the HV Process(HV LU Case Study)
IX.Summary

【課程詳細網址】
http://edu.tcfst.org.tw/query_coursedetail.asp?courseidori=03S331&tcfst=yes

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