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標題: 有關ERC的錯誤問題 [打印本頁]
作者: dan_chung_89    時間: 2014-1-15 03:56 PM
標題: 有關ERC的錯誤問題
請問一下當ERC 出現"Gate with no path to labeled net." 錯誤訊息，是哪一方面的錯誤。
作者: bowbow99    時間: 2014-1-16 03:25 PM
代表poly 沒接到東西!
3 n$ o, [8 r; f- J" x1 [如果是這樣!LVS應該不會過才對！
" b& X* I' e$ z1 R/ s9 F9 X' A
: z! e: A$ P/ [3 O( O* F如果RD說要放poly當成Dummy來使用！
3 F' D3 a1 d* k' U* \1 l就請RD來決定要忽略錯誤還是不要放poly當Dummy！
作者: dan_chung_89    時間: 2014-1-16 05:15 PM
HIGHLIGHT出現的地方是在IO上的MOS電容5 b2 X$ i; \" }. O$ m% }
PMOS的Gate接到VSS
- x( g  ]( c1 @  k4 J3 u/ d6 XNMOS的Gate接到VDD
6 U# {/ \* K0 F& F' q/ M/ ]- L! R8 O3 O但在MACRO電路上所使用的MOS電容卻不在這ERROR裡( ~4 [2 i& _4 e4 I8 F/ \
不明白差異點為何，謝謝。
作者: l690527    時間: 2014-5-21 05:56 PM
都有接上
/ Q* Q- F& F% p0 i9 x/ b2 s那看看 是不是  command  file; v. z0 o- W5 C9 X, e
ERC  check  的 power ground  沒給# M/ Z, R6 {2 m
還是定義上的問題1 M) w6 a5 O! T4 S9 p
沒碰過  等高手~
作者: bbok7979    時間: 2014-10-5 12:09 AM
M1         2         VINP         1         1         1- N. D6 U. i) S+ w2 Q
M2          3         VINN         1         1        
# L( H0 M: F5 r( LM11         1        VBIAS1        AVDD        AVDD       
, P$ m% q% o$ l$ G5 b- v                   .
2 v, R- i" t" A                   .0 F9 ]9 S1 G8 P* M6 m  L: y
                   .
, J6 ?6 D. c- z/ Y# V3 y                   .
9 ?! N9 Z. @7 x) v! F+ H" P5 C9 q                   .& e' Z+ _& _8 D
M7        VOUTN        VBIAS2        4        4        9 i! J* \- ?: L/ E3 Q
M8        VOUTP        VBIAS2        5        5        4 ~( u7 e/ B. j( k: D
M9        4        VBIAS1        AVDD        AVDD        8 R) C* S3 L: m  q; t$ w
M10        5        VBIAS1        AVDD        AVDD       
* x$ V' n6 a9 V9 s. s  P4 j& `% |% C& b5 G: U  Z! S. V
電位始終都錯在 M1 M2 M7 M8 這些cell = =?
5 @) p8 [0 T! u6 C7 c麻煩大大指點迷津
作者: GGUANG    時間: 2014-10-9 03:57 PM
ERC  check  定義上的問題
作者: blackcorrupt    時間: 2014-10-20 10:00 AM
給五樓 LVS command file 搜尋 VARIABLE POWERVAR 在後面宣告你有錯誤的電位即可



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